Устройство для аппаратурной трансляции

 

ОП ИКАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических республик

<и>,993272 (6l ) Дополнительное к авт. свид-ву (22) Заявлено 28. 05. 81 (21) 3292104/18-24 (51)М. Кл. с присоединением заявки №

С 06 F 15/38

Гееударствеекьж комитет

СССР (23)йриоритетОпубликовано 30. 01 . 83. Бюллетень № 4 Дата опубликования описания 30.01.83 вв делам изобретений и OTNpblTNH (53) УДК 681 325.. 22 (088. 8) (72) Авторы изобретения

В.Ф. Нестерук, С.С. Ефимов и Ю,В; Мацне (7I) Заявитель

Омский политехнический институт (54) УСТРОЙСТВО ДЛЯ АППАРАТУРНОЙ

ТРАНСЛЯЦИИ

Изобретение относится к вычислительной технике и предназначено для преобразования кодов с одного языка на другой.

Известно устройство для преобразования кодов с одного языка на дру5 гой, содержащее регистр приема, блок, кодирования адреса, блок памяти, ре"

М гистр выдачи (1 1.

-Недостаток данного устройства за" ключается в зависимости аппаратурной реализации блока кодирования адреса от используемых языков.

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее регистр при- ема, входы которого через группу ., элементов И соединены с входами устройства, а выходы через блок кодирования адреса подключены к адресным го входам блока памяти, выходы которого через регистр выдачи соединены с вы« ходами устройства, содержащее также два элемента И и дополнительный разряд s регистре выдачи,,причем единич" ный и нулевой выходы дополнительного разряда регистра выдачи подключены соответственно к первым входам перво" го и второго элементов И, вторые входы которых соединены с управляющим вхо-" дом устройства, выход первого элемента И соединен со счетным входом регистра приема, выход второго элемента И подключен к управляющим вхо" дам группы элементов И, вход дополни". тельного разряда регистра выдачи соединен с управляющим выходом блока памяти 2 $

Недостатком известного устройства является зависимость аппаратурной реализации (т.е. структуры на уровне логических элементов) блока кодирования адреса от используемых языкрв., Действительно, двоичному коду каждого слова входного языка необходимо; поставить в соответствие конкретный ад" рес ячейки блока памяти, в которой за-; писан код слова выходного языка. Дан"

993272 ное соответствие устанавливается аппаратурным путем с помощью блока кодирования адреса. Омена входного языка (количества, разрядности и двоичных пред ст а вл ений е го сло в ) и р иводи т к s необходимости использования нового блока кодирования адреса, имеющего другую агпаратурную реализацию.

Цепь изобретения - расширение функциональных возможностей за счет обеспе1О чения .независимости аппаратурной реализации от параметров входного языка, Поставленная :;ель достигается тем, что в устройство для аппаратурной трансляции, содержащее элементы И, блок памяти, информационные входы ко" торого соединены с первой группой информационных входов устройства, а вход записи подключен к первому входу синхроимпульсов устройства, информа- И ционные выходы блока памяти подключены к первой группе входов регистра выдачи, вторая группа входов которого подключена к выходам регистров символов информационные входы которых соединены с второй группой информационных входов устройства, выходы регистра выдачи являются выходами устройства, введены схема сравнения, два ре" гистра адреса, дешифратор кода пробе- 1О ла, два триггера, генератор прямсугольных импульсов, элементы задержки и дешифратор, входы которого соединены соответственно с выходами первого регистра адреса, а выходы подключены соответственно к управляющим входам регистров символов, выходы которых подключены к первой группе входов схемы сравнения, вторая группа входов которой соединена с информационными выходами блока памяти, информационные входы первого и второго регистров адреса подключены к информационным выходам блока памяти, вторая группа, информационных входов устройства под- 5 ключена к входам дешифратора кода пробела, выход которого соединен с первым входом первого триггера и с первым входом генератора прямоугольных импульсов, выход которого соединен с входом считывания блока памяти и через первый элемент задержки с . входом второго элемента задержки и с первыми входами первого и второго элементов И, выход первого элемента И подключен к второму входу генера. тора прямоугольных импульсов, к первым управляющим входам приема первого регистра адреса и регистра выдачи выход второго элемента И соединен с управляющим входом схемы сравнения, первый выход которой соединен с первым счетным входом второго регистра адреса, второй выход соединен с управляющим входом приема второго регистра адреса и с вторым управляющим входом приема первого регистра адреса, выходы второго регистра адреса со единены соответственно с адресными входами блока памяти, вход установки исходного состояния устройства соединен с установочными входами первого и второго триггеров и с первым входом элемента ИЛИ, второй вход синхроимпульсов устройства соединен с вторым входом первого триггера и с первыми входами третьего и четвертого элементов И, первый и второй выходы условий блока памяти подключены соответственно к первому входу второго триггера и к первому входу пятого элемента И, первый вход синхроимпулъ. сов устройства через третий элемент задержки соединен с вторым счетным входом второго регистра адреса, первый выход первого триггера соединен с вторым входом четвертого элемента И, второй выход подключен к второму входу третьего элемента И и к входу выбора приема-выдачи регистров символа, второи вход второго триггера и вход управления выдачей регистра выдачи соединены с выходом шестого э.лемента И, первый выход второго триггера соединен с первым входом шестого элемента И и с вторыми входами первого и пятого элементов И, второй выход второго триггера подключен к второму входу второго элемента И, выход второго элемента задержки соеди" нен с третьим входом пятого элемента И и через четвертый элемент задержки с вторым входом шестого элемента И, выход третьего элемента И подключен к счетному входу первогo регистра адреса, выход четвертого эле" мента И соединен с вторым входом элемента ИЛИ, выход которого подключен к установочным входам первого и второго регистров адреса, выход пятого элемента И соединен с вторым управляющим входом приема регистра выдачи.

На фиг. 1 и 2 изображена схема устройства; на фиг. 3 - формат запол-нения ячеек блока памяти, соответствующих тактам поиска слова выходного языка; на фиг. ч- формат заполнения ячеек блока памяти, хранящих инфорПризнак формата дрес перехода Номер амяти (призна регистра ставки ) символа

Двоичный код символа входного языка (дво-. ичный код выходного слова ) Адрес ячейки блока памяти

0001

1000

1110010 (8) 0

0011

0010

1111011 (3) (2).

0101

0110

1110010 (6) 5 993272 6 мацию о формировании двоичного кода соответствие между кодами .входного слова выходного языка; на фиг. 5 - и выходного языка. Для этого на оснофрагмент графа, построенного на осно- ве анализа конструкций входного яэыве символического языка микропроцес- ка, представленных в символическом сора серии К 584 ИК 1 .. виде, строится граф древовидной струкB состав схемы устройства входят туры, в узлах которого находятся отгруппа 1 регистров приема., выполнен- дельные символы входного языка, а свяная в виде набора регистров 2 симво- эи между узлами (ветви графа ) указыва" ла, связи 3 и 4 устройства, входы 5 ют на символы, являющиеся соседними схемы 6 сравнения, входы 7 регист- 10 в символическом коде конструкции. В ра 8 выдачи, дешифратор 9, регистр 10 конечных узлах графа (листья ) помещаадреса, блок 11 памяти, связь 12, . ется двоичный код выходного языка, входы .13 регистра 8, информационные соответствующий одной из конструкций входы 14 регистра 10, информационные входного языка. входы 15 регистра 16, входы 17 схемы 6 сравнения, связи 18 и 19 для пе" По данному графу составляется кар . редачи логических условий, выходы 20 -та заполнения блока 11 памяти в сооти 21 схемы 6 сравнения, счетный ветствии с форматами представления вход 22 регистра i6, управляющие вхо- информации в отдельных его ячейках ды 23 и 24 регистров 10 и 16 соответ" 1о (фиг. 3 и 4). Признак вставки устаственно, связь 25 для установки .навливается равным единице, если в нуля регистров 10 и 16, связи 26-32 двоичный код выходного языка требует". устройства, информационные входы 33 ся вставить несколько разрядов двоичустройства, связи 34 и 35, тригге- ного кода входного языка. При тренс" ры 36 и 37, дешифратор 38 кода пробе" ляции символических языков микрола, элементы 39-42 задержки, генера- процессоров в этом нередно возникает тор 43 прямоугольных импульсов, эле- необходимость, так как в символичесменты И 44-49, информационный вход- 50, ких кодах микрокоманд данных языков на который подаются коды конструкций . присутствует номер используемого входного языка, вход 51 синхроимпуль"30 регистра микропроцессора. сов, элемент ИЛИ 52, вход 53 установ-i ки исходного состояния, вход 54 синх- Для иллюстрации рассмотрим фраг" мент графа, построенного на основе роимпульсов.

Устройство работает следующим об- символического языка микропроцессор а з5 серии К 584 ИК 1 (фиг. 5) . В соотПеред началом работы в блок 11 па- ветствии с данным графом карта замяти заносится информация, позволяю- полнения блока 11 памяти имеет вид, щая установить взаимно.однозначное приведенный в таблице.

993272

Продолжение табл.

XXXX

1111011

0100 (Ш) l(XXX

0100 (00) XXXX

1110010

0101

ХХХХ

0,1 0011000 (ШВ = PP)

1110010

XXXX

1010

0010 (1 О) (2) 111110ХХХ (PK ШВХ)

1110010

0001

10

"(XXX

1100 (12) ХХХХ

12

XXXX

011111010 (ШВ=ШВХ+РР) . 111011010, (me = И P) 011011010 (PP = ШВХ)

000111010 (PPP = ШВХ) Коды символов в таблице представлены в коде КОИ-7. Карта памяти еодержит столька ячеек, заполненных в соответствии с вторым форматом (фиг. 4), сколько имеется листьев у

50 дерева (, т.е. количество конструкций входного языка). Символом Х в табли" це обозначены биты, значение которых является безразличным, символом Кномер регистра микропроцессора, участ-55 вующего в микрокоманде PK-ШВХ. Двоичный код номера этого регистра вставляется в код мйкрокоманды (111110ХХХ).

При трансляции микрокоманды выбор маршрута движения по дереву опредеяяется путем анализа символов, распскаженных после ветвящихся узлов (сопоставьте граф на фиг. 5 и второй столбец в таблице).

Перед началом работы в блоке 11 памяти должна находиться информация, позволяющая установить взаимно однозначное соответствие между словами выбранных входного и выходного язы" ков. Блок 11 памяти может быть реализован в виде постоянного или програм9 9932 мируемого запоминающего устройства.

В первом случае подготовка устройства к работе заключается в установке пла.ты из некоторого набора плат, каждая из которых ориентирована на опреде" s

-ленную пару входного и выходного языков. Во втором случае выполняется заполнение блока 11 памяти с входов 33.

В первом такте работы по связи 4 16 устанавливается уровень напряжения, соответствующий режиму приема кода, а по входу связи поступает код первого символа конструкции входного языка. Во втором такте сигналом связи 25 !5 обнуляется регистр 10 адреса, н результате чего на верхнем (фиг. 1) выходе дешифратора 9 формируется импульс, по которому производится запись кода символа в верхний регистр 2 2о символа. Затем устройство снова переходит к первому такту работы. При этом информация, поступающая по связи 4, не изменяется, а по связи 3 поступает код следующего символа конструкции 25 входного языка, В следующем (втором j такте на счетный вход 26 регистра 10 адреса поступает сигнал, результатом которого является увеличение содержимого регист" 30 ра. адреса на единицу и появление сиг" нала управления приемом на втором сверху выходе дешифратора 9 (Фиг. 1).

По данному сигналу принимается код второго символа конструкции во второй з сверху регистр 2 символа. В дальнейшем первый и второй такты чередуются до тех пор, пока не будет записана вся конструкция в регистры 2. Последним символом конструкции должен быть пробел, и режим приема должен изме« няться на режим выдачи (инверсия сигнала по связи 4 ).

В третьем такте сигналом по связи 25содержимое адресных регистров 10. и 16 обнуляется.. В четвертом такте по связи 12 поступает сигнал, по которому из ячейки блока 11 памяти, адрес которой задан содержимым регист" ра 16 адреса, выдается код, определяющий работу остальных узлов устройст" ва. В этом.же такте иэ регистра 2 символа, адрес которого задан содержимым регистра 10 адреса, на вход 5 схемы 6 сравнения кодов п ТуАаеТ код„ символа конструкции входного языка.

В пятом такте, если крайний пра-. вый разряд (фиг. 3) выходного кода блока 11.памяти равен нулю, что инди72

10 цирует соответствующий сигнал, поступающий по связи 18, выполняются сле" дующие действия. По связи 23 на вход управления схемой 6 сравнения поступает сигнал, после которого на одном из выходов.20 или 21 схемы 6 сравне" ния появляется сигнал. Если коды символов из блока 11 памяти и регистров 2, поступающие соответственно на . входы 17 и 5 схемы сравнения, не " совпадают, то с ее выхода 21 на счет" ный вход 22 регистра 16 адреса поступает сигнал, по которому его содержимое увеличивается на единицу. Ес" ли же коды символов совпадают, то сигнал появляется на.выходе 20 схемы 6 сравнения. По данному сигналу, посту- пающему на входы 24 и 25 регистров 16 и 10 адреса, в эти регистры с входов 15 и 14 соответственно принимают-.

;ся коды адреса перехода в блоке 1 1 памяти и номер очередного регистра символа. На этом пятый такт заканчивается и устройство переходит к четверто му такту работы.

Если же крайний правый разряд выходного кода блока 11 памяти равен единице (что индуцируется на связи 18 логических условий ), то в пятом такте в соответствии с сигналом, поступающим на вход управления приемом, в регистр 8 выдачи с входов 13 принимается код слова выходного языка Одновременно по связи 27 в регистр 10 адреса поступает тактирующий сигнал, и номер регистра символа принимается с входов 14 н регистр 10 адреса, В следующем (шестом j такте, если на связи 19 логических условий едини« ца (признак вставки на фиг. 4), по связи 30 поступает сигнал, по которо» му в регистр 8 выдачи принимается вставляемый код, поступивший на выход регистров 2. В противном случае устройство сразу переходит к седьмому такту работы.

В.седьмом такте по связи 31 поступает сигнал и содержимое регист" ра 8 (двоичный код слова выходного языка.) поступает на выхЬд 32 устройства. На этом цикл работы устройства заканчивается, Управляющие и синхронизирующие сигналы формируются следующим обра" эом.

При включении устройства на вход 53 поступает сигнал. начальной установки, устанавливающий триггеры 36 и 37 в регистра 10 адреса производится запис ь кода очередного символа в следующий регистр 2 символа. Все последующие символы обрабатываются аналогичным образом до тех пор, пока не поступит код пробела. flo коду пробела на выходе дешифратора 38 появляется сигнал, устанавливающий триг" гер 36 в инверсное состояние (что меняет уровень напряжения на связи 4 выбора режима ) и производящий запуск генератора 43 прямоугольных импульсов, На этом режим приема конструкции входного языка заканчивается и устройство переходит к режиму трансляции, В режиме трансляции вырабатываются последовательно пары импульсов на связь 12 для считывания слова из блока 11 памяти и связь 28 управления схемой 6 .сравнения..Элементы И 4648 заперты низким уровнем напряжения на прямом. выходе триггера 37, инверс- ный выход которого открывает элемент И 49. При поступлении единицы по связи 18 (крайний правый разряд на фиг. 4 ) триггер 37 переключается в единичное состояние, в результате чего элемент И 49 запирается, а элементы И 46-48 отпираются. Импульс с элемента 40 задержки через эле- мент И 48 проходит на связь 29 для управления приемом информации с выхода блока 11 памяти в регистр 8 выдачи, а также на связь 27 для управ ления приемом в регистр 10 адреса.

Кроме того, данный сигнал останавливает генератор 43 прямоугольных импульсов. Импульс с выхода элемента 41 задержки проходит по связи 30 управления приемом в регистр 8 выдачи по входу 7 в том случае, если на связи 19 логических условий есть признак вставки кода (единица). Импульс с выхода элемента 42 задержки через элемент И 46 поступает на связь 31 управления выдачей из регистра 8 на выход 32, а также на вход триггера 37 и переводит его в инверсное состояние, После этого устройство готово к приему следующей конструкции входного языка, Рассмотренное устройство обладает тем преимуществом, что его аппаратурная реализация не зависит от исполь11 993272 12 .нулевое состояние и поступающий че" находится в состоянии "1" на другом рез элемент 52 ИЛИ для установки в выходе. В результате поступления нуль регистра 16 адреса, Затем произ" . сигнала по связи 26 на счетный вход водится запись информации в блок 11 памяти. Источником информации на вхо- ды 33 и 54 может служить, например, стандартный интерфейс вычислительной машины. На входы 33 блока 11 памяти сначала поступает первое слово для записи в нулевую ячейку памяти, адрес1о которой установлен в регистре 16 ад" реса. Сопровождающий данное слово сигнал по входу 54 поступает на вход элемента 39 задержки и в блок 11 памяти, в результате чего происходит 15 прием слова в соответствующую ячейку памяти. После чего на счетном входе регистра 16 появляется сигнал с выхода элемента 39 задержки и зна= чение адреса увеличивается на едини- N цу. В следующем такте поступают следу. ющее слово по входдм 33 и сопровождающий синхроимпульс по входу 54. Аналогичным образом выполняется запись этого .слова в блок 11 памяти и увели- 25 чение значения адреса на единицу и т.п ° до тех пор, пока не будет запол. нен блок 11 памяти. После этого устройство считается подготовленным к работе. зо

Процесс работы устройства состоит в череДовании двух режимов: записи конструкции входного языка в регистр 1 приема и трансляции, В первом режиме по входам 50 последовательно один за другим поступают символы конструкции входного языка, а по входу 5 1 - сопровождающие их синхроимпульсы. Источником данных сигналов может служить, например, пишущая машинка типа 4р

"Консул" или наборная клавиатура. По первому синхроимпульсу на входе 51 происходит запись символа в первый верхний на фиг. 1 ) регистр 2 символа следующим образом, Так как на выходе триггера 36 единица, то первый синхроимпульс через. элемент И 45 и элемент ИЛИ 52 проходит по связи 25 установки нуля регистра 10 адреса. К моменту появления импульса на выходе дешифратора 9 триггер 36 переключается в единичное состояние и по связи 4 устанавливается режим приема кода.

Таким образом, выполняется за55 пис ь кода первого символа в верхний регистр 2 символа. Второй синхроимпульс с входа 51 проходит уже через элемент И 44, так как триггер 36

13 9932 зуемых языков, В отличие от известных устройств, требующих для смены языка повторной разработки и изготовления нового блока кодирования адреса, в предлагаемом для перехода на новый язык меняется лишь содержимое блока памяти. Сама же аппаратурная реализация устройства является универсаль" ной и независимой от используемых языков, Кроме того, устройство позволяет о работать с входными языками, разрядность слов которых изменяется в очень широком диапазоне: от единиц до десятков и сотен двоичных разрядов.

Если при использовании известного 15 устройства для трансляции кодов с р входных языков необходимо р блоков кодирования адреса и р карт заполнения блока памяти, то предлагаемое устройство позволяет иметь в распоря- щ жении одно устройство и р карт заполнения блока памяти, что существенно расширяет область применения . формула изобретения

Устройство для аппаратурной трансляции, содержащее элементы И, блок пам;. ти, информационные входы которого соединены с первой группой инфор- Эо мационных входов устройства, а вход записи подключен к первому входу синхроимпульсов устройства, информационные выходы блока памяти подклю= чены к первой группе входов регистра выдачи, вторая группа входов которого подключена к выходам регистров символа, информационные входы которых соединены с второй группой информационных входов устройства, выходы 4О регистра выдачи являются выходами устройства, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет обеспечения независимости аппаратурной реализации от параметров входного языка, в него введены схема сравнения, два регистра адреса, дешифратор кода пробела, два триггера, генератор прямоугольных импульсов„ элементы задержки и дешифратор, входы которого соединены соответственно с выходами первого регистра адреса, а выходы подключены соответственно к управляющим входам регистров символов; выходы которых подключены:к первой группе входов схемы сравнения, вторая группа входов которой соединена с информаци". онными выходами блока памяти, инфор72 14 мационные входы первого и второго регистров адреса подключены к информационным выходам блока памяти, вторая группа информационных входов устройства подключена к входам дешифратора кода пробела, выход которого соединен с первым входом первого триггера и с первым входом генератора прямоугольных импульсов, выход которого соединен с входом считывания блока памяти и через первый элемент задержки с входом второго элемента задержки и с пер" выми входами первого и второго элементов И, выход первого элемента И подключен к второму входу генератора прямоу голь ных импульсов, к первым управляющим входам приема первого регистра адреса и регистра выдачи, выход второго элемента И соединен с управляющим входом схемы сравнения, первый выход которой соединен с первым счетным входом второго регистра адреса, второй выход соединен с управляющим входом приема второго регистра адреса и с вторым управляющим входом приема первого регистра адреса, выходы второго регистра адреса соединены соответветственно с адресными входами блока. памяти, вход установки исходного состояния устройства соединен с установочными входами .первого и второго триггеров и с первым входом элемента ИЛИ, второй вход синхроимпульсов устройства соединен с вторым входом первого триггера и с первыми входами третьего и четвертого элементов И, первый и второй выходы условий блока памяти. подключены соответственно к первому входу второго триггера и к первому входу пятого элемента И, первый вход синхроимпульсов устройства через третий элемент задержки соединен с вторым счетным входом второго регистра адреса, пер" вый выход первого триггера соединен с вторым входом четвертого элемента И, второй выход подключен к второму вхо" ду третьего элемента И .и к входу вы« бора приема-выдачи регистров символа, второй вход второго триггера и вход управления выдачей регистра выдачи соединены с выходом шестого элемен« та И, первый выход второго триггера соединен с первым входом шестого эле мента И и с вторыми входами первого и пятого элементов И, второй выход второго триггера подключен к второму входу второго элемента И, выход второго элемента задержки соединен с тре15 993272 16 тьим входом пятого элемента И и через с вторым управляющим входом приема четвертый элемент задержки с вторым регистра выдачи. входом шестого элемента.И, выход третьего элемента И подключен к счетно- Источники информации, му входу первого регистра адреса, вы- S принятые во внимание при экспертизе ход четвертого. элемента И соединен с 1. Заявка Великобритании 11 1448211, вторым входом элемента ИЛИ, выход ко кл. G 06 F 15/38, опублик. 1976. торого подключен к установочным вхо- 2. Авторское свидетельство СССР дам первого и второго регистров адре- У 631931, кл. С 06 F 15/38, 1976 са, выход пятого элемента И соединен В (прототип), 993272

Номер регистра зим Ьла

ЮРИС riePeXO/u ф Броне помрем

Д8оичный АР симВола

6ХОВНdtd ЯЗЯН0

9èã. 5

Составитель А. геренов

Редактор B. Петраш Техред И. Гайду Еорректор И. Шулла аказ ЫО Тираж 70 Подписное

ВНИИПИ ГоСударственного комитета СССР по делам изобретений и открытий

113035 Москва Ж-35 Ра шская наГ>. л. 4/г

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4