Параллельно-последовательный аналого-цифровой преобразователь

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ нв995313

Союз Советских

Социалистических

Реслублик (61) Дополнительное к авт. свид-ву

{22) Заявлено 09.07.80 (21) 2958701/18-21 сприсоединением заявки ¹ -. (23) Приоритет

Опубликовано 070283. Бюллетень № 5

Дата опубликования описания 07. 02 ° 83

Р М К з

Н 03 К 13/17

Государственный комитет

СССР ио делам изобретений. и открытий

1%31УДК б81.325.= (088 ° 8) С. N. Ершов

Ленинградский ордена Красного знамени меха сктн институт (72) Автор изобретения (71) Заявитель (54) ПАРАЛЛЕЛЬНО-ЦОСЛЕДОВАТЕЛЬНИЙ АНАЛОГО-ЦИФРОВОЙ .

ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к вычислительной и импульсной технике и может быть использовано для представления в цифровом коде аналоговых сигналов, мгновенные значения которых занимают широкий динамический диапазон.

Известен преобразователь напряжения в код, содержащий сравнивающий блок, линейный декодирующий преобразователь, генератор тактовых импульсов, блок управления, счетчик и ло.гические элементы И и обеспечиваю щий преобразование значений аналоговых сигналов в код при сокращении числа уровней квантования и получении постоянной относительной ошибки преобразования (1).

Указанное устройство обеспечивает преобразование аналоговых сигналсв р() с большим динамическим диапазоном, но обладает невысоким быстродействием из-за применения в нем структуры аналого-цифрового преобразователя последовательного счета или пораэряд ного уравновешивания.

Известен параллельно-последователь" ный аналого-цифровой преобразователь, содержащий первую и вторую ступени компараторов, источник эталонных напряжений с выходами, соединенными с, первыми входами компараторов первой

М ступени, резисторный делитель напряжения, выходы которого .соединены с вторыми входами компараторов второй ступени, один вывод делителя нодключен к общей шине, а второй вывод соединен с выходом суммирующего блока, второй вход которого подключен через ключ к выходу младшего источника эталонногонапряжения, выходы ком,параторов первой ступени через блок выделения старшейединицы соединены с входами шифратора первой ступени и входами цифроаналогового преобразователя, выходы шифратора первой ступени соединены с одними выходами аналого-цифрового преобразователя, выход цифроаналогового преобразователя подключен к первому входу суммирующего блока и к второму входу вычитающего блока, первый вход и выход которого подключены соответст- венно к шине входного сигнала и к первым входам компараторов второй ступени, выходы компараторов второй ступени соединены через второй шиф-., ратор с другими выходами аналогоцифрового преобразоаателя. Устройст- .во обладает расширенным динамическим диапазоном, в котором относи995313 тельная погрешность преобразования не превышает заданного значения Ц.

Недостатками известного устройства аналого-цифрового преобразования является то, что блок выделения старшей единицы вносит дополнительную задержку распространения, что снижает быстродействие.

Цель изобретения - повышение быстродействия параллельно-последовательного аналого-цифрового.преобразователя для сигналов с широким динамическим диапазоном.

Поставленная цель достигается тем, что в параллельно-последовательный аналого-цифровой преобразователь, со-f5 держащий первый цифроаналоговый преобразователь, первую и вторую ступени компараторов, первый и второй делители напряжений, выходы которых подключены соответственно к первым входам компараторов соответствующей ступени, вторые входы которых соединены с шиной входного сигнала, а выходы второй ступени компараторов подключены к входам шифратора, первый и второй входы первого делителя напряжения соединены соответственно с общей шиной и с выходом источника опорного напряжения, первый вход второго делителя напряжения подключен к общей шине, введены второй цифроаналоговый преобразователь и сдвигатель кода, информационные входы которого .соединены соответственно с выходами шифратора и с выходом младшего компаратора первой ступени, а входы управления и входы первого цифроаналогового преобразователя соединены соответственно с выходами компараторов первой ступени, начиная с второго компаратора, входы второго цифро- 40 аналогового преобразователя соединены соответственно с выходами компараторов первой ступени, а токо-вые выходы первого и второго цифроаналоговых преобразователей соединены соответственно с вторым и третьим входами второrc делителя.

Кроме того, сдвигатель кода выполнен на логических элементах И, ИЛИ, запрета и инверторе, причем элементы И объединены в группы, число которых равно числу компараторов первой ступени, число элементов И в каждой группе равно числу информационных входов сдвигателя кода, число элементов запрета на единицу меньше числа компараторов первой ступени, при этом первые входы элементов И каждой группы объединены и соединены соответственно с выходом инвертора, . ОО выходами элементов запрета и стар- шим входом управления сдвигателя кода, информационные входы подключены в каждой группе элементов И к вторым входам соответствующих номеру ин- 65 формационного входа элементов И, вход инвертора соединен с первым входом управления сдвигателя кода, первый и второй входы каждого элемента запрета соединены с соответствующим и последующим входами управления сдвигателя кода, выходная шина младшего разряда аналого-цифрового преобразователя подключена к выходу первого элемента И первой группы, выходная шина каждого последующего разряда, кроме старшего, подключена к выходу соответствующего элемента ИЛИ, входы которого соединены с выходом первого элемента И группы элементов И, соответствующей номеру разряда, и с выходами следующих по порядку элементов И предшествующих групп, а выходная шина старшего разряда подключена к выходу последнего элемента И старшей группы элементов И.

На фиг. 1 изображена структурная схема параллельно-последовательного аналого-цифрового преобразователя; на фиг. 2 — схема сдвигателя кода для аналого-цифрового преобразователя с четырьмя компараторами в первой ступени и семью. компараторами во второй ступени (три двоичных разряда выходного цифрового кода второй ступени); на фиг. 3 — график, поясняющий формирование шкалы опорных напряжений второй ступени при линейно изменяющемся во времени входном аналоговом сигнале.

Преобразователь содержит первую 1 и вторую 2 ступени компараторов, делители 3 и 4, источник 5 опорного напряжения, входную шину 6, первый 7 и второй 8 цифроаналоговые преобразователи, шифратор 9, сдвигатель 10 кода, информационные входы 11 сдвигателя, входы 12 управления последнего, выходные шины 13.

Сдвигатель кода содержит инвертор

14, элементы 15 и 16 запрета, группы 17-20 элементов И, элементы ИЛИ 2125, информационные входы 26-28 младших разрядов и 29 старшего разряда, входы 30-32 управления.

Устройство работает следующим образом.

Источник 5 создает на резисторах делителя 3 опорные напряжения дпя компараторов первой ступени 1, причем опорное напряжение каждого последующего компаратора в два раза больше опорного напряжения предыдущего компаратора, что обеспечивается сопротивлением резисторов делИтеля 3, выбранных в отношении сопротивления резистора для младшего компаратора как 1/1, 2/1, 4/1, 8/1 и т.д.

Первый 7 и второй 8 цифроаналоговые преобразователи выполняются на генераторах тока, число которых в каждом цифроаналоговбм преобразова.995313 теле равно числу компараторов первой ступени 1, и переключателях тока, входы управления которых являются входами цифроаналоговых преобразователей 7 и 8, а выходы переключателей тока объединены с выходами соответ-. ствующих цифроаналоговых преобразователей.

Первый разряд первого цифроаналогового .преобразователя 7 постоянно включен, и.его ток создает на резис- ®О торах делителя 4 опорные напряжения для компараторов ступени 2. При равных сопротивлениях резисторов .дели.теля 4 образуется для компараторов ступени 2 равномерная шкала. При ну- 15 левых цифровых сигналах с выходов ком.. параторов ступени 1 дискретность шкалы второй ступени 2 минимальна и равНа ho °

При подаче сигнала на входную ши- 2() ну б, не превышающего опорный уровень младшего компаратора первой ступени 1, выходной ток второго цифроаналогового преобразователя 8 остается равным нулю, выходной ток пер- Q5 вого цифроаналогового преобразователя 7 сохраняет прежнее значение и опорные напряжейия компараторов ступени 2 равны. h, 2h, 3ho и т.д. В соответствии с уровнем второго сигнала на шине б срабатывает определенное число компараторов ступени 2и шифратор 9 формирует двоичный код из выходных сигналов компараторов ступени 2. На входах 12 управления сдвигателя 10 кода действуют нулевые цифровые сигналы и выходной код на шинах 13 .равен выходному коду шифратора 9.

При входном сигнале на шине б, 40 вызывающем срабатывание только младшего компаратора первой ступени 1, на выходе второго цифроаналогового преобразователя 8 появляется ток в

2 раз больше тока младшего разряда 45 первого цифроаналогоВого преобразователя 7 (п — число двоичных разрядов второй ступени 2} и опорные. уровни компараторов второй ступени 2 сдвигаются на уровень,равныйопорному:напря- 5О жению сработавшего младшего компаратора первой ступени 1. Выходной ток первого цифроаналогового преобразователя 7 остается без изменений и дискретность шкалы опорных уровней компараторов ступени 2 сохраняется равной ho. На старшем информационном входе сдвигателя кода 10 появляется сигнал 1, на.младших информационных входах действуют сигналы, соответствующие выходным уровням ком-.4 О параторов ступени 2, которые определяются превышением входного сигнала над опорным уровнем младшего компаратора первой ступени 1. На входах

12 управления сдвигателя 10 кода сох- 65 раняются нулевые цифровые сигналы, и выходной код на шинах 13 определяется кодом на информационных входах

11 сдвигателя 10 кода.

При монотонном изменении сигнала на шине б срабатывает второй, третий и последующие компараторы ступени

1. При срабатывании каждого последующего компаратора первой ступени 1 выходной ток второго цифроаналогового преобразователя 8 увеличивается в 2 раза и опорные уровни компараторов второй ступени 2 сдвигаются на уровень, равный опорному напряжению старшего из сработавших компараторов ступени 1 (фиг. 3) . Одновременно выходной ток первого цифроаналогового преобразователя 7 увеличивается в 2 раза при срабатывании каждого последующего компаратора ступени 1, и дискретность шкалы второй ступени 2 принимает значения h oi 2hoi 4ho и т.д.

Связь поддиапазона первой .ступени 1 с дискретностью шкалы и разрядностью второй ступени 2 определяется формулой де Ui;+ i, U; — опорные уровни (1+1)ro u K-го компараторов ступени 1, для которых справедливо отношение

U(.+ô; = 2, 1. = 1,2,3,...

Опорное напряжение и0п1младаего компаратора второй ступени 2 при срабатывании компараторов первой стуйени 1 определяется формулой

Поп1 ho 2 Ui ho 2 (2 +1) (2) и принимает нормированные относительно ho значения: 9 при срабатывании младшего компаратора, 18 при срабатывании второго компаратора, 36 при срабатывании третьего компаратора первой ступени 1 и т.д. (фиг. 3) . Опорные напряжения последующих компараторов второй ступени отличаются от . опорного напряжения предыдущего компаратора на дискретность шкалы второй ступени, которая увеличивается в два раза при срабатывании каждого последующего:компаратора первой ступени 1, начиная с второго компаратора.

Подробнее работа сдвигателя 10 кода рассматривается по схеме (фиг,.2) для параллельно-последовательного аналого-цифрового преобразователя с числом компараторов первой ступени

m=4 и при числе разрядов во второй ступени n=3. Работа сдвигателя кода происходит в соответствии с логическими уравнениями

С. - Ч. Х

< = x чs z с =ч х чч х чз к

995313 4= Х„хд ч у92 р. ч у12

X„Z„VWZ2< y

Х. 2Т М УЗХ4

По подобной схеме (фиг. 2) строится сдвигатель кода для другого числа компараторов в первой ступени и . для другой разрядности второй ступени. Применение 3-входовых элементов И в сдвигателе кода обеспечит считывание кода в заданное время при подаче на третий вход элемента И импульса считывания.

2 =Х2 "3 g Х -- Х Х4 где х - х4 — выходные сигналы компараторов ступени 1; у — у — выходные сигналы шиф1 3

1 ратора 9;c — с — выходной код на шинах

13 аналого-цифрового преобразователя.

При нулевых цифровых сигналах на входах 30-32 управления сигнал "1 действует на первых входах элементов

И группы17 исигнал "0" на первых входах элементов И групп 18; 20 . В связ и с этим на выходныхшинах 13,соединенныхс выходом первого элемента И группы 17, с .выходами элементов ИЛИ 21-23 имеется код, равный коду на информационных входах 26-29. В зависимости от состояния младшего компаратора первой ступени 1 на старшем информационном входе 29 действует сигнал 0 (компаратор не сработал) или сигнал 1 (компаратор сработал) .

При появлении сигнала 1 на младшем входе 30 управления (сработал второй компаратор первой ступени

1) сигнал 0 действует на первых входах элементов И группы 17, на первых входах элементов И группы 18.и групп 19 и 20 действуют соответственно сигналы 1 и 0 . Ввиду этого код с информационных входов 11 проходит на выходные шины 13 со сдви roM на один разряд в сторону старших разрядов, а в освободившемся младшем разряде (выход первого элемента И группы 17) появляется сигнал 0 .

Аналогично при срабатывании третьего компаратора первой ступени 1 по,является сигнал 1 на втором входе 31 управления (сигнал 1 на . входе 30 управления сохраняется), и сигнал 1 появляется на первых

1 входах элементов И группы 19, а сигнал 0 — на первых входах элементов группы 18. Код с информационных входов 11 проходит на выходные шины

13 со сдвигом еще на один разряд в сторону старших разрядов., и в освободившемся втором разряде действует сигнал 0 и т.д.

Формула изобретения

1. Параллельно-последовательный аналого-цифровой преобразователь, содержащий первый цифроаналоговый преобразователь, первую и вторую ступеgp ни компараторов, первый и второй делители напряжения, выходы которых подключены соответственно к первым входам компараторов первой и второй ступеней, вторые входы которых соединены с шиной входного сигнала, а выходы второй ступени компараторов подключены к входам шифратора, первый и второй входы первого делителя напряжения соединены соответственно с общей шиной и с выходом источника .опорного напряжения, первый вход второго делителя напряжения подключен к общей шине, отличающийся тем, что, с целью повышения быстродействия, в него введены второй цифроаналоговый преобразователь и сдвигатель кода, информационные входы которого соединены соответственно с выходами шифратора и с выходом млад2. Преобразователь по п. 1, о т л и ч а ю шийся тем, что сдвигатель кода выполнен на логических элементах И, ИЛИ, запрета и инверторе, 5

Предлагаемый параллельно-и о следовательный а,àëoro-цифровой преобразователь в сравнении с известным формирует выходной двоичный код, в котором цифровые выходные сигналы вто-. рой ступени преобразователя размещаются в разрядах выходного кода в соответствии с йомером поддиапазона первой ступени, в котором находится входной аналоговый сигнал, и, следовательно, обеспечивает получение относительной погрешности преобразования, не превышающей заданного значения. При этом более высокое быстродействие обеспечивается меньшю числом последовательно включенных блоков и, следовательно, меньшей задержкой распространения,формированием шкалывторой ступенипосредством переклю-гения токов, а также параллельной обработкой цифровых сигналов в сдвиг,.теле кодов. щего компаратора первой ступени, а входы управления и входы первого цифроаналогового:преобразователя соединены соответственно с выходами компараторов первой ступени, начиная с второго компаратора, входы второго цифроаналогового преобразователя соединены "îîòâåòñòâåííî с выходами компараторов первой ступени, а токовые выходя первого и второго цифроаналоговых преобразователей соединены соответственно с вторым и третьим входами второго делителя.

995313

Фиг./ причем элементы И объединены в группы, число которых- равно числу компараторов первой ступени, число элементов И в каждой группе равно числу информационных входов сдвигателя ко. да, число элементов запрета на единицу меньше числа к ипараторов перт вой ступени, при этом первые входы элементов И каждой группы объединены и соединены соответственно с выходом инвертора, выходами элементов запрета и старшим входом управления сдвигателя кода, информационные входы подключены в каждой группе элементов

И к вторым входам соэтветствующих номеру информационного входа элементов И, вход инвертора соединен с первым входом управления сдвигателя кода, первый н второй входй каждого элемента запрета соединены с соответствующим и последующим входами

:уйравления сдвигателя кода, выходная шина младшего разряда айалого-цифрового преобразователя подключена к выходу первого элемента И первой группы, входная шина каждого последующего разряда, кроме старшего, подключена к выходу соответствующего элемента ИЛИ, входы которого соединены с выходом первого элемента И группы элементов И, соответствующей номеру разряда, и с выходами следую1О щих по порядку элементов И предшествующих групп, а выходная шина старшего разряда подключена к выходу последнего элемента И старшей группы элементов И. !

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 350160, кл. Н 03 К 13/17, 0.4 ° 09.72.

2. АвтоРское свидетельство СССР.

Р 538628, кл. Н 03 К 13/17, 31.10.75..

Составитель Л. Беляева

Редактор В. Петраш ТехредМ.Надь Корректор И. Шулла

Эаказ 670/45 Тираж 934 Подписи ое

-ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, М-35, Раушская наб., д. Я/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4