Устройство для вычисления элементарных функций

 

(72) Авторы изобретения тщ ч, fPlK " ""

Г.Е.Пухов, А.И.Стасюк и Ф.E.

Киевский ордена Трудового Красного Знамени институт инженеров гражданской авиации (7! ) Заявитель (54l УСТРОЙСТВО ДЛЯ ВЬИИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ фуНКЦИЙ

Изобретение относится к вычислительной технике и может быть применено в качестве спецпроцессора в комплексе с цифровой вычислительной ма- . шиной или в специализированных вычислительных устройствах для оперативной реализации вычислительного процесса, например в системах автоматического управления динамическими объектами.

1О

Известно устройство, содержащее генератор тактовых импульсов, элемент запрета, Делитель частоты аргумента, счетчик аргумента, делитель частоты участков аппроксимации счетУ

35 чик результата, делители частоты, ;блок вычитания и .масштабирующий блок, причем управляющий и информационный входы регистра подключены соответственно к выходу делителя частоты участков аппроксимации и вы- ходу счетчика участков аппроксимации, а управляющие входы первого и второго делителей частоты подключены соответственно к выходу регистра и выходу счетчика участков аппроксимации (11.

Недостатком известного устройства является относительно низкая точность из-за необходимости реализации кусочно-линейной аппроксимации воспроизводимой функции, ограниченные функциональные возможности и относительно низкое быстродействие, определяе- мое последовательной организацией вычислительного процесса.

Наиболее близким к изобретению по технической сущности является устройство, содержащее два сумматора, два блока деления, пять блоков умножения и блок сведения баланса, пер- . вый вход первого сумматора соединен с выходом первого блока умножения, второй вход первого сумматора соединен с выходом второго блока умножения, первый вход которого соединен с выходом блока деления Г2 ).

Недостатком известного устройства являются ограниченные функциональные ,возможности, относительно низкое быстродействие, а также относительная сложность, определяемая наличием блока сведения баланса и сложностью управления вычислительным процессом.

Цель изобретения — повышение быстродействия. 10

Поставленная цель достигается тем, что в устройст во для вычисления элементарных функций, содержащее блок деления, два блока умножения и сум-, -матор, первый вход которого соединен 1$ с выходом nepeoro блока умножения, второй вход сумматора соединен с выходом второго блока умножения, первый вход которого соединен с выходом блока деления, дополнитель- щ но введены пять регистров, регистр сдвига, два коммутатора, элемент И, вычитатель и блок извлечения корня, вход которого соединен с выходом первого регистра, вход загиси кото- 25 рого соединен с выходом блока извлечения корня, первым информационным входом первого коммутатора и первым входом первого блока умножения, второй вход которого соединен с выходом щ второго регистра, вход записи которого соединен с выходом первого бло-, ка умножения и первым входом вычитателя, второй вход которого соединен с выходом второго блока умножения и входом записи третьего регистра, выход которого соединен со.вторым входом второго блока умножения, выход сумматора соединен с входом записи четвертого регистра, выход которого соединен с вторым информаци- . онным входом первого коммутатора и первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом пятого регистра и третьим информационным входом первого коммутатора, выход которого соединен с первым входом блока деления, второй

»«А которого соединен с выходом второго коммутатора, выход вычитателя соединен с входом записи пятого регистра, вход тактовых импульсов устройства соединен с тактовыми входами первого регистра и регистра сдвига и первым входом элемента И, второй вход которого соединен с выходом регистра сдвига, выход элемента И соединен с тактовыми входами второго

46 4 и третьего регистров, входы разрешения записи четвертого и пятого регистров соединены с входом разрешения установки устройства, вход задания режима которого соединен с управляющими входами первого и второго коммутаторов, установочные входы регистров соединены с входом ввода -аргумента устройства.

На чертеже представлена блок-схема устройства.

Устройство для вычисления элементарных функций содержит блок 1 извлечения корня, блок 2 деления, блоки 3 умножения, регистры 4q,вход

5 тактовых импульсов, регистр 6 сдвига, сумматор 7, вычитатель 8, коммутаторы 9 и 10, выходы 11-13 устройства, элемент И 14.

Блок 1 извлечения корня конструктивно содержит (n-1) группу после- довательно соединенных одноразрядных сумматоров по (2+1) в каждом (i = 1,2,...,n-1), (n-2) группы из .i сумматоров по модулю два в каждой

i-й группе, (n-1) инвертор, элемент

ИЛИ и генератор единиц, причем выход каждого (j+1)-го одноразрядного сумматора (j = 1,2,...2+i) i-й группы соединен с первым входом j-го одноразрядного сумматора (i+1)-й группы, второй вход первого одноразрядного сумматора соединен с выходом переноса первого одноразрядного сумматора

i-группы, входом (i+1)-го разряда выхода блока, первым входом К-ro (K = 1,2...1)сумматора по модулю два i-й группы, подключенного своим. выходом ко второму входу (К+1)-го одноразрядного сумматора (i+1)-й группы и второму входу (К+1) -го одноразрядного сумматора (i +1) -Й группы и второму входу (K+1 1-го .сумматора по модулю два всех групп, начиная с (1 +1)-й, выходы первого и второго разрядов входа блока соотвественно с первыми входами первого и второго одноразрядных сумматоров первой группы и входами элемента ИЛИ, подключенного своим выходом ко входу старшего разряда выходной шины, второму входу первого сумматора по модулю два всех групп. и входу первого инвертора:, выход которого соединен с вторым входом первого одноразрядного сумматора первой группы, 2 (+1)-й и (2- 1 +

+1)-й разряды входа блока подключены соответственно к третьему входу од-, S 9990 норазрядного сумматора младшего разряда i -й группы, входу (i +1) -го инвертора, подключенного к первому входу предпоследнего- одноразрядного сумматора (i +1) -й группы, и вто- S рому входу одноразрядного сумматора младшего разряда i -й группы, первый инверсный вход которого соединен с йулевой шиной устройства, а выход генератора единиц подключен ковторому входу второго одноразрядно.

ro сумматора первой группы. Блок 2 деления содержит и групп последова.тельно соединенных одноразрядных сумматоров по (п +1) в каждой и п групп 1 из и сумматоров по модулю два, при- чем выход каждого (j +1) -го одноразрядного сумматора (1 1,2,... и +1)

i-й группы (i = 1,2,...,п)соединен с первым входом 1-ro одноразрядного сумматора (1 +1}-" группы, второй вход первого одноразрядного сумматора 1-й группы- соединен с выходом переноса пеового одноразрядного сумматора (i -1)-й группы, первым входом каждого К-ro (К=1,2,...,п ) сумматора по модулю два i -й группы, подключенного своим выходом ко второму входу (KF1)-го одноразрядного сумматора i-й группы, третьему входу одноразрядного сумматора младшего разряда i-й группы и входу i-го разряда выхода блока, вторые входы

К-ro сумматора по модулю два каждой

i"é группы объединены и. подключены

3% к выходу К-ro разряда первого входа блока, первый вход j-ro одноразрядного сумматора первой группы и второй вход одноразрядного сумматора младшего разряда .(i+1)-A группы подключены соответственно к выходу

j-го разряда и (и+1+1)-ro разряда второго входа блока, а второй вход первого одноразрядного сумматора первой группы, первые входы всех сум45 маторов по модулю два первой группы и третий вход одноразрядного сумма" тора младшего разряда первой группы подключены к входу единичного сигнала. . Работу устройства, реализующего вычисление зависимостей г) ()

5 где а = 1, х-" - значение i ãî раз- . ,ряда аргумента х.

Работа устройства происходит следующим образом.

В исходном состоянии первый входпервого коммутатора 9 и второй входвторого коммутатора 10 соединены соответственно с выходами коммутаторов, в первый регистр 4 записано значение а, во второй 42, четвертый 44 и пя".

5 тый 4 регистры записано значение единицы, а в сдвиговый регистр 6 записано значение Х. В устройстве проясходит переходной процесс, после окончания которого на выходе блока извлече- ° ния корня 1 образуется значение d, на блоке 2 деления образуется значение 1/ %, а на выходах блоков 3 умножения, сумматора 7 и вычитателя

8 по выражению (1) образуются значения соответственно

Я,1(96, у =36+1/Я и у(=l6- 1/l6

1 при а = E.ìoæío считывать.со сдвигом на один разряд в сторону стар-. ших разрядов значения гиперболического секанса sech х. При подаче на управляющий вход пятого регистра 4у сигнала записи, на управляющий ехоп второго коммутатора 10 и второй управляющий вход первого коммутатора 9 единичных сигналов, благодаря которым к их выходам подключаются первый и третий входы, соответственно, и после записи в третий регистр 4 единицы, на втором выходе устройства 12 образуется зна1 чение или при а C.çíà÷åíèå

1 гиперболического косеканса cosechx, который можно считывать со сдвигом .на один разряд в сторону старших разрядов. Аналогично при подаче на управляющие входы третьего 4 и пятого регистров 4 сигнала записи и на

55

Х -X. К -Х

6 +6 уф-а

,„х+,„-х ах» -х, а +а а"-а-" ах а-х юх а-х (в частном случае при а=е вычисление гиперболических функций shx, chx, 46 4

sechx, cosechx, thx, сйЬх);поясним на конкретном примере.

Представим выражение у = а + а" в разрядной форме, полагая, что а принимает произвольные значения и

-l < х 4 1, В результате преобразований получим

=g(g —,=а . О (1) 99904 первый управляющий вход первого коммутатора 9 единичного сигнала на выо" ох ходе 12 образуется значение

X — X 3 а при подаче на второй управляющий ,вход первого коммутатора 9 и управляющий вход второго коммутатора 10 . единичных сигналов, на выходе 12 аХ . - л образуется значение . В частх „-х, ном случае, когда а = К, на втором управляющем выходе 12 образуются .значения гиперболических тангенса .,.Й

thx u котангенса cthx, соответственно. 8 предлагаемом устройстве существенно увеличено быстродействие, в отличие,от известного. В предлагаемом устройстве за (n-1) такт вычисляется значения двух функций а" + а-",а"- а " и еще за один такт — люб;ÿ из четырех функции а -а" ,ХХчо-Х ох О-Х с1 сх,х -х ЗЗ

При этом такт в предлагаемом устройстве равен времени переходного процесса в схеме устройства и практически составляет единицы микросекунд. щ

В предлагаемом устройство также существенно упрощено управление вычислительным процессом, которое сводится только к подаче (n-1)-ro импульса на вход устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

N 732837, кл. G 06 F 1/02, 1980.

2. Смолов В.Б. Функциональные преобразо ват ели информации, Л., Э не ргоиздат", 1981, с. 176, рис.5-4 (прототип) .

Формула изобретения

Устройство для вычисления элементарных функций, содержащее блок деления, два блока умножения и сумматор, первый вход которого соединен с выходом первого блока умножения, второй вход сумматора соединен с выходом второго блока умножения, первый вход которого соединен с выходом блока деления, о т л и чающеес я тем, что, с целью повышения быстродействия, в него введены пять регистров, регистр сдвига, два коммутатора, элемент И, вычитатель и блок извлечения корня, вход которого соединен с выходом первого регистра, вход записи которого соединен с вы,ходом блока извлечения корня, первым информационным входом первого коммутатора и первым входом первого блока умножения, второй вход которого соединен с выходом второго регистра, вход записи которого соединен с выходом первого блока умножения и первым входом вычитателя, вто .рой вход которого соединен с выходом второго блока умножения и входом

Записи третьего регистра, выход кото:рого соединен со вторын входом второго блока умножения, выход сумматора соединен с входом записи четвертого регистра, выход которого соединен с вторым информационным входом первого коммутатора и первым информационным входом второго коммутатора, второй информационный вход которого соединен с выходом пятого регистра и третьим информационным входом первого коммутатора, выход которого соединен с первым входом блока деления, второй вход которого соединен с выходом второго коммутатора, выход вычитателя соединен с входом записи пятого регистра, вход тактовых импульсов устройства соединен с тактовыми входами первого регистра и регистра сдвига и первым входом элемента И, второй вход которого соединен с выходом регистра сдвига, выход элемента И соединен с тактовыми входами второго и третьего регистров, входы разрешения записи четвертого и пятого регистров соединены с входом разрешения установки устройства, вход задания режима которого соединен с управляющими входами первого и второго коммутаторов, установочные входы регистров соединены с входом ввода аргумента устройства. !

999046

Составитель А.Зорий

Редактор Т.Киселева Техред Е.баритончик Корректор О.Билак

Заказ 1157/72 Тираж 704 Подписное

8НИИПИ Государственного комитета СССР по делам изобретений и открытий.

113035, Москва, W-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4