Устройство для моделирования динамических процессов на кмдп- транзисторах

 

I

Союз t Советских

Социалистических

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<и>999163 (6I ) Дополнительное к авт. свир-ву— (22) Заявлено 15.09.81 (21) 3335997/18 2 (5l )M. Кл. с присоединением заявки № 3335977 21

Н 03 К 19/00

Гаердаретве»ы» кем»тет (23) П риоритет—

СССР

Опубликовано 23.02.83. Бюллетень № 7

Дата опубликования описания 23.02.83

IIO ДЕЛан»аееРЕтЕ»»» и вт»рмтнй (53) УД1 621.374 (088.8 ) (72) Авторы изобретения

А. H. Кармаэинский и Q. А. Смирнов — °:в.:,",, 1.",:

Ъ

Московской ордвнв Трудового Кровного Знвйвнй инженерно-физический институт (7!) Заявитель (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ ДИНАМИЧЕСКИХ.

ПРОЦЕССОВ HA КМДП-ТРАНЗИСТОРАХ

Изобретение огносигся к вычислигельной технике, элекгронике, автоматике и может быть использовано при созцании

БИС на цополняющих МДП-транзисторах.

Иэвесгны устройства, содержащие

R С-цепи, когорые служат цля моцелирова« ния динамических процессов в элементах на МДП-транэисгорах. При этом динамическая харакгерисгика элеменга выражаегся в вице эквивалентного RC-пока зателя (1)

Нецосгаток этих усгройсгв заключается в том, что выходной сигнал по форме существенно огличается or выхоцно го сигнала моцелируемых устройств.

Известно устройсгво цля моцелирова ния цинамических процессов на MQIIтранзисторах, соцержашее цва транзис тора, образующих инвергор, и конценсатор, подключенный межцу выходом кивера >о тора и обшей шиной $2J .

Нецостагок устройства заключается также в сушесгвенном огличии формы выходных сигналов, что снижаег точность моцелирования цинамических процессов.

Е1елью изобретения является повышение точности моцелирования цинамических процессов логических устройств на КМ,ППтранзисгорах.

Для достижения поставленной цели в устройсгво цля моцелирования цинамических процессов на КМДП-транзисторах, соцержащее цва транзистора, р и т1 «типа, затворы которых поцключены х входу усгройсгва, а стоки - к выхоцу, и конценсатор, цополнительно ввецены четыре транзистора, и второй коиценсагор, причем первый дополнительный транзистор р-типа и второй цополнительный транзистор у -типа последовательно включены между шинами питания, третий цополни-тельный транзистор р -типа и четвертый дополнительный транзистор )1 -типа также послецовательно включены межцу шинаМи питания, стоки первого и вгорого цополнительных транзисторов поцключены к

183 4

При переключении из состояния ло- $© гического 0 в состояние логической

"1" на второй установочный вход 13 поступает установочный сигнал, открывающий транзистор 10, в результате чего на конденсаторе 14 устанавливается потенциал логического, О, что соответствует наиболее неблагоприятному по. быстроцействию режиму переключения цля

%P P=ФЛ

Л

Щ (2) (>?

3 999 истоку транзистора д -типа, а стоки rpe его и четвертого цополнигельных транзис-: торов - к истоку транзистора р -типа, затворы aroporo и третьего дополнительных транзисторов подключены к вхоцу устройсгва, затвор первого цополнительного транэисгора подключен к первому установочному входу, а затвор четвертого цополнигельного транзистора - к второму установочному вхоцу, первый конценсатор 16 включен параллельно второму дополнительному транзистору, а второй цополнительнительный конценсатор — параллельно третьему дополнительному транзисгору.

На фиг. 1 представлена электрическая Л$ принципиальная схема устройства.

Затворы транзистора 1 Р -типа и транзистора 2 И -типа подключены к вхоцу

3, стоки транзисторов 1 и 2 подключены к выходу устройства 4, первый дополни- 20 тельный транзистор Р -типа 5 и второй дополнительный транзистор р -типа 6 последовательно включены между шиной питания 7 и обшей шиной 8, третий цополнительный транзистор р -типа 9 и чет-2$ вертый дополнительный транзистор yl типа 10 также последовательно включены межцу шинами 7 и 8, стоки транзисторов

5 и 6 подключены к истоку транзистора

2, а стоки транзисторов 9 и 10 — к ис- $ц току транзистора 1, затворы транзисторов

6 и 9 подключены ко входу устройства

3, затвор транзистора 5 поцключен к первому усгановочному входу 11, а затвор транзистора 10 — ко второму усгановочному вхоцу 12, первый конценсатор 13 включен параллельно транзистору 6, а второй дополнительный конценсатор 14параллельно транзистору 9.

На фиг. 2 представлены графически: форма напряжения вхоцного сигнала (кривая 1 ), изменение во времени потенциала в точке поцключения стоков транзисторов

9 и 10 к истоку транзистора 1 и к оцному из выводов конценсатора 14 (кри- 4$ вая 2), изменение во времени потенциала на выхоце устройства (кривая 3).

Устройство работаег слецуюшим образом. последующего переходного процесса. После окончания установочного сигнала на вхоа устройства 3 поступает входной сигнал (момент времени на фиг. 2).

При цосгижении входным сйгналом определенного уровня0 в момент времени 6 транзистор 9 открывается, осуществляя

1 перезаряд паразитных емкостей, поцклю» ченных к его стоку (сумма выхоцных емкостей транзисторов 1, 9, 10 и емкости цополнительно конценсагора 14).

При увеличении потенциала на истоке транзистора 1 цо определенного уровня

Црв момент времени 6 транзистор 1 открываегся, в результате чего осуществляется перезаряц параэитных емкостей, подключенных к выхоцу устройства 4 (сумма выходных емкостей транзисторов

1, 2 и емкости нагрузки), через последовательно включенные транзисторы 9 и 1. Окончание перехоцного процесса определяется моментом времени Ц „, когца выхоцной сигнал цостигает ойрецеленного уровня 0Л<> .

Аналогично происхоцит переключение устройства из состояния логической "1 в состояние логического 0 .

Таким образом, переходные процессы на выходе устройства характеризуются двумя основными параметрами: временем задержки распространения сигнала, определяемым как промежугок межцу моментами времени 1 т; и.6у (фиг. 2) и зависящим ог величины провоаимости канала транзистора 9 и от величины емкости конденсатора 14, и величиной части фронта выхоцного сигнала межцу моментами времени ф и +ЛЛ и зависящей от величины провоцимости последовательно включенных транзисторов 1 и 9 и емкости нагрузки. Путем надлежащего выбора параметров устройства (размеров каналов транзисторов и емкостей конденсаторов) может быть установлено оцнозначное соогветствие динамических характеристик устройства и конкретного моделируемого логического элемента по двум основным параметрам (величинам задержки и фронта сигнала). Указанный выбор параметров осуществляется на основе слецуюших аналитических соотношений:

S 9991 где Яр, ф„р, Nf<>, - ширины каналов

)(. соответственно р -канальных транзисторов

1, 9 и И-канального транзистора 10;

ЯЦ Ер- эквивалентная ширина канала последовательно включенных р -канальных 5 транзисторов, осушесгвляюших переходный процесс в моцелируемом логическом эле менте, Я .о - число указанных транзисторов в моделируемом логическом элементе; я у - ширина канала -го р -каналь ного транзистора в моделируемом логическом элементе (счигая от выхоца логического элемента); н - суммарная .паразитная емкость в,-м узле цепочки послецовательно включенных р -канальных транзисторов (считая от выхоца логического элемента,);

Cp — величина емкости конценсагора

14. 20

Ширину канала цополнительного ранального транзистора 5 выбирают из условии обеспечения установления начала ного потенциала на дополнительном конденсаторе 13 (компенсация. токов утечек остальных транзисторов). Приведенные формулы справецливы цля случая расчета параметров остальных транзисторов и величины емкости конденсатора 13 О пере становкой индексов И и p . 30

Относительный выигрыш в числе тран зисторов при замене логического элемента данным устройсгвом составит: ат=(6 -1), "т

35 где H> - число транзисторов в заменяе мом элементе.

Анализ формулы (5) показывает, что моделирование целесообразно при N>li 6. е

Огносительный выигрыш в числе внуч ренних узлов составиг: ц„;.(" - ). (e>

45Статический анализ различных схема . технических решений логических элементов показывает, что срецнее значение числа,. внугренних узлов в элементе составляет: й„=И 2. V) с С учетом (7) формула (6) преобразу«« ется к виду:

63 4

Таким образом, данное устройство позволяет значительно упростить модели рование цинамических процессов в цепях обработки информации. Путем замены каж»

moro отцельного сложного логического элемента данным устройсгвом с определен» ными параметрами сокрашаегся число транзисгоров и число узлов, в которых необхоцим анализ переходных процессов, при. оцновременном точном воспроиэведе» нии наиболее неблагоприятного по быстро действию режима переключения в узлах, соответствуюших выходам логических элементов.

Формула изобретения

Устройство цля моцелирования динамических процессов íà KNQII-транзисторах соцержашее цва транзистора, р -и И-ти-. па, затворы,когорых подключены к входу устройства, а стоки - к выходу, и конценсатор, о т л и ч а ю ш е е с я тем, что, с целью повышения точности моцелирования динамических процессов, в него цополнительно ввецены четыре .гранзистора и второй конценсатор, причем первый. дополнительный транзистор Р --типа и втррой цополнительный транзистор h -ти па последовательно включены межцу шинами питания, третий дополнительный транзистор р-типа и четвертый допол нительный транзистор И -тина гакже последовательно включены межцу шинами пигания, стоки первого и вгорого дополнительных транзисторов подключены к истоку транзистора р -типа,а стоки треть его и четвертого дополнительных транзисторов - к истоку транзистора р «типа, затворы второго и третьего цополнитель ных транзисторов подключены «входу устройства, затвор первого дополиигель ного транзистора пооключен к первому установочному входу, а затвор четвертого дополнительного транзистора - к вто рому установочному входу, первый кон« денсатор включен параллельно второму цополннтельному транзистору, а второй дополни гельный конденсатор параллель но третьему дополнительному транзистору.

f

Источники информации, принятые во внимание при экспертизе

1. Алексенко A. Г. Основы микросхе мотехники. И., Советское рацио, 1977, .т,е. выигрыш в числе внутренних узлов обеспечивается также при Йт 6. с. 31.

2. Harem США ¹ 4016431, кл. 307208, 1977.

Составитель Л. Петрова

Редактор С. Лыжова Техред Т.Маточка Коррекгор Ю. Макаренко

Заказ 1174/78 Тираж 934 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж 35, Раушская наб., д. 4/5

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4