Цифровой функциональный преобразователь

 

ОЛ ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик ((1) 3001092 (61) Дополнительное.к авт. санд-ву (22) Задавлено 30.09.81(2l ) 3341529/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 28.02.83. Бюллетень № 8

Дата опубликования описания 02.03.83 (5l)NL. Кл.

QO6 F 7/544

Государстесииый комитет

СССР по делам иэобретеиий и открытий (53) УДК681.325 (088.8) (72) Автор изобретения

Г.А. Калинин

Харьковский ордена Трудового Красного Знамени институт радиоэлектроники (71) Заявитель. (54) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ

Изобретение относится к вычислительной технике н может быть использовано в качестве быстродействующего специализированного вычислителя, воспроизво дящего нелинейные функции цифрового аргумента.

Известен цифровой функциональный преобразователь, содержащий регистр адреса, состоящий из регистра старших и младших разрядов, подключенный входами к входу преобразователя, причем выходы регистра старших разрядов подсоединены к входам дешифратора, а выходы регистра младших разрядов подключены к первым входам первого и второго регистров сдвига, вторые входы которых соединены с выходами дешифратора, шифратор, подключенный входами к выводам дешифратора, а выходами — к первым входам выходного сумматора, вторые входы которого соединены с выходами первого регистра сдвига, выходную шину, подключенную к выходам сумматора и выходам второго регистра сдвига (1).

Недостатками данного устройства яв. ляются узкий класс воспроизводимых функций и низкая точность их моделированияе

Наиболее близким к предлагаемому по технической сущности является уст ройство, содержащее два регистра, три блока памяти, сумматор, выходной регистр, коммутатор, блок сдвига, устрой-, ство управления сдвигателем f2).

Недостатками известного устройства являются повышенные аппаратурные затраты.

Цель изобретения — сокращение количества аппаратуры.

Поставленная цель достигается тем, что цифровой функциональный преобразователь, содержатций регистр младших разрядов аргумента, регистр старших разрядов аргумента, дешифратор, блок памяти, го блок сдвига, коммутатор и сумматор, выход которого является выходом преобразователя, вход аргумента которого соединен с входами регистров младших

3 10016М I и старших разрядов аргумента, выход регистра старших разрядов аргумента соединен с входом дешифратора, выход которого соединен с входом .блока памяти, содержит распределитель импульсов, два алемента задержки, преобразователь прямого кода в дополнительный и группу алементов ЗИ-ИЛИ, причем вход запуска преобразователя соединен с входом раопределителя импульсов, первый и второй 1Î выходы которого соединены соответственно с первым и вторым управляющими вхо дами коммутатора и входами соответственно первого и второго элементов задержки, выходы с первого по третий блока 1$ памяти соединены с соответствующими информационными входами коммутатора, выход регистра младших разрядов аргумента соединен с информационным входом блока сдвига, выход которого соединен 26 с информационным входом преобразоват ля прямого кода в дополнительный, выход которого соединен с первыми и вторыми входами элементов ЗИ-ИЛИ группы, третьи, четвертые и пятые входы кото 25 рых соединены соответственно с выходами первого алемента задержки, второго элемента задержки и третьим выходом распределителя импульсов, шестые входы элементов ЗИ-ИЛИ соединены с пер- ЗО вым выходом коммутатора, второй и третий выходы которого соединены с управляющими входами соответственно преобразователя прямого кода в дополнительный и блока сдвига выходы элементов

Э 3S

ЗИ-ИЛИ группы соединены с входами сумматора.

Коммутатор содержит две группы элементов И, элемент ИЛИ, группу элемен40 тов ИЛИ и два дешифратора, выходы которых соединены соответственно с первыми и вторыми входами элемента ИЛИ группы, первые и вторые входы элементов И первой группы соединены соответственно с первым управляющим и инфор45 мационным входами коммутатора, вторые управляюший и информационный входы которого соединены соответственно с первыми и вторыми входами элементов

И второй группы, выходы которых соединены с входами первого дешифратора и первой группой входов элемента ИЛИ,выходы элементов И первой группы соединены с входами второго дешифратора и второй группой входов элемента ИЛИ, вы- ход которого соединен с вторым выходом коммутатора, первый и третий выходы которого соединены соответственно с третьим информационным входом коммутатора и выходами элементов ИЛИ группы е

На чертеже представлена блок-схема преобраз ователя. цифровой функциональный преобразователь содержит регистры 1 и 2 старших и младших разрядов аргумента, коммутатор 3, дешифратор 4, дешифраторы 5 и 6 коммутатора, распределитель 7 импульсов, группы 8 и 9 элементов И, алементы 1.0 и 11 задержки, элемент

12 ИЛИ, блок 13 сдвига, преобразова» тель 14 прямого кода в дополнительный, элемент 15 ИЛИ, группу алементов ЗИИЛИ 16, сумматор 17, блок 18 памяти, входы 19 и 20 преобразователя.

Распределитель 7 импульсов при поступлении на его вход по шине 19 сигнала запуска формирует на выходах последовательность сдвинутых во времени импульсов. Блок 13 сдвига представляет собой комбинационную логическую схему.

Появление сигнала на соответствующем управляюшем входе блока 13 сдвига вызывает сдвиг кода íà его информационных ! входах на необходимое число разрядов влево или вправо. Преобразователь 14 прямого кода в дополнительный в зависимости от значения управляюшего car нала на выходе алемента ИЛИ 15 направляет на входы группыалементов ЗИ-ИЛИ

16 прямой или обратный (дополнительный)код числа с выходов бцока 13 сдвига °

Цифровой функциональный преобразователь воспроизводит функции, которые" приближаются следующей зависимостью:

<()))=K)) )хф2 ахiг д)),ц.1,))) где d Х=Х-Х ; + ц, +K >, +К) — паС13 ) 2 .раметры аппроксимирующей функции на полуинтервале (X>, Х +1); — число интервалов аппроксимации.

<, eon х е (х -, х +„), (. (х)=

3 Q acne хф (х, х, ).

Работе устройства предшествует этап программирования, когда заранее рассчи» танные для каждого интервала параметры аппроксимирующей функции в виде цифровых кодов записываются в блок 18 памяти. Дешифратор 4 является адресным по отношению к блоку 18 памяти и реализует функцию (Х ), j l, l., т.е. он ставит в соответствие коду в регистре

092 6 пределителя 7 импульсов появляется сигнал логической единицы, при этом на двух оставшихся выходах формируется сигнал логического нуля. Теперь код числа +К, а также знак второго слагаемого в правой части формулы (1} появляются на выходах группы элемен тов И 9, причем код числа +К - дешифрируется дешифратором 6, а код зна ка второго слагаемого проходит через элемент ИЛИ 15 и воздействует на управляющий вход преобразователя 14 кода„на выходе которого аналогично выше: изложенному формируется соответствую-; щий код приращения +2 К h Х. По следний с появлением сигнала на выходе элемента 11 задержки передается через вторые элементы ЗИ-ИЛИ 16 в сумматор 17, где суммируется с ранее запи-. санным числом. о

В следуюшем такте на третьем .выха де распределителя 7 импульсцв появляется сигнал, разрешающий передачу через третьи элементы ЗИ-ИЛИ 16 кода числа «+ - с выходов блока 18 памяти для

J суммирования с содержимом выходного сумматора 17. На этом процесс преобразования заканчивается, и с выхода

f ,сумматора 17 может быть считан код функции (Х).

ihbi

1 возбужденное состояние одной иэ своих выходных шин.

Устройство работает следующим образом.

Непосредственно перед началом работы S преобразователя производится обнуление выходного сумматора 17 (цепи подачи сигнала сброса не показаны). Подлежащий функциональному преобразованию код аргумента Х поступает по входу 20 и записывается в регистры старших и младших разрядов 1 и 2. Одновременно по входу 19 запуска на вход распределителя 7 импульсов поступает импульс запуска. На выходе дешифратора 4 форми- >> руется сигнал обрашения к соответст вукицей ячейке блока 18 памяти, адрес которой хранится в регистре 1. После выборки информапии на выходах блока 18 памяти формируются кодовые значения знакопеременных величин + а, +КР

С2. 3 1 и +К, a также кодовые эначенйя знаков первого и второго слагаемых в правой части формулы (1). С появлением единичного сигнала на первом выходе распределителя 7 импульсов открывается группа элементов И 8, в результате чего код числа + К " передается на

1 вход дешифратора 5, а код знака первого слагаемого из формулы (1) — на первый вход элемента ИЛИ 15. Сигнал с одного из выходов дешифратора 5 проходит через группу элементов ИЛИ 12 и вызывает соответствующий сдвиг кода прирашения аргумента ДХ, который хранит 35 ся в регистре 2. Сдвинутый код приращения аргумента передается через преобразователь 14 кода в прямом или обратном (дополнительном) кодах. Для управления передачей используется код 40 знака величины приращения 2+ К 4Х, который с одного иэ выходов группы элементов И 8 передается через элемент ИЛИ 15 и воздействует на управляющий вход преобразователя 14 кода. 4$

К моменту появления на входах первых элементов ЗИ-ИЛИ 16 кода приращения

+2-" ДХ с выхода элемента 10 за К С13 держки на другие входы этих же элементов поступает импульс, который раэреша- SO ет прохождение информации через них на вход выходного сумматора 17 накапливающего типа, Вследствие этого в сумматор 17 будет записано первое слагаемое суммы из формулы (1).

Суммирование второго слагаемого из формулы (1) осушествляется во втором такте, когда на втором выходе уас

В отличие от прототипа в предлагаемом преобразователе приращение функции на каждом интервале аппроксимации и при любом значении кода аргумента реализуется в виде алгебраической суммы двух слагаемых, каждое из которых пропорционально степени двойки. Это позволяет с- высокой точностью воспроизводить широкий класс функций, имеютцих знакопеременную первую производную.

Кроме того, предлагаемое устройство отличается высоким быстродействием, поскольку в нем выходной код формируется эа три микротакта независимо от разрядности кода аргумента и содержит меньшее количество аппаратуры.

I формула изобретения

1. цифровой функпиональный преобразователь, содержащий регистр младших разрядов аргумента, регистр старших разрядов аргумента, дешифратор, блок памяти, блок сдвига, коммутатор и сумматор, выход которого является выходом преобразователя, вход аргумента которого со динен с входами регистров младших и

7 100109 старших разрядов аргумента, выход ре- " гистра старших разрядов аргумента соединен с входом дешифратора, выход которого соединен с входом блока памяти, отличающийся тем, что, с целью сокращения количества аппаратуры, он содержит распределитель импульсов, два элемента задержки, преобразователь прямого кода в дополнительный и группу элементов ЗИ-ИЛИ, причем вход запус- 1О ка преобразователя соединен с входом распределителя импульсов, первый и второй выходы которого соединены соответственно с первым и вторым управляющими входами коммутатора и входами соответственно первого и второго элементов задержки, выходы с первого по третий блока памяти соединены с соответствующими информационными входами коммутатора, выход регистра младших разря- О дов аргумента соединен, с информационным входом блока сдвига, выход которого соединен с информационным входом преобразователя прямого кода в дополнительный, выход которого соединен с первыми и вто- 25 рыми входами элементов ЗИ-ИЛИ группы, третьи, четвертые и пятые входы которых соединены соответственно с выходами пер,вого элемента задержки, второго элемента задержки и третьим выходом распределить- щ ля импульсов, шестые входы элементов

ЗИ-ИЛИ соединены с первым выходом коммутатора, второй и третий выходы которого соединены с управляющими входами соответственно преобразователя прямого кода в дополнительный и блока

2 8 сдвига, выходы элементов ЗИ-ИЛИ группы соединены с входами сумматора.

2. Преобразователь по п. 1, о т л ич а ю шийся тем, что коммутатор содержит две группы элементов И, элемент ИЛИ группу элементов ИЛИ и два дешифратора, выходы которых соединены соответственно с первыми и вторыми. входами элемента ИЛИ группы, первые и вторые входы элементов И первой группы соединены соответственно с первым управляющим и информационным входами коммутатора, вторые управляющий и информационный входы которого соединены соответственно с первыми и вторыми входами элементов И второй группы, выходы которых соединены с входами первого дешифратора и первой группой входов элемента ИЛИ, выходы элементов И первой группы соединены с входами второго дешифратора и второй группой входов элемента ИЛИ, выход которого соединен с вторым выходом коммутатора, первый и третий выходы которого соединены соответственно с третьим информационным выходом коммутатора и выходами эльментов ИЛИ группы.

И сточники информации принйтые во внимание при экспертизе

1. Авторское свидетельство СССР № 586460, кл. С 06 F 1 5/31, 1 976.

2. Потапов В.И., Нестерук В. Ф. и

Флоренсов А. Н. Быстродействующие арифметико-логические устройства цифровых вычислительных машин. Новосибирск, 1978, с. 23 (прототип).

RHHHIIH Заказ 1397 56 Тираж 704 Попписное

Фнпиап ППП "Патент, г. Ужгороп, ул. Проектная, 4