Устройство для контроля оперативной памяти

 

О П И С А Н И Е <п>гооз15о

Союз Советскик

Социалистическик

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6I ) Дополнительное к авт. санд-ву (22)Заявлено 09.10.81 (21) 3343821/18-24 с присоелинениеи заявки ¹ (23) Приоритет

Опубликовано 07. 03.83. Бюллетень № 9 (51) М. Кл.

G 1! С 29/00

Гвсуддрстеелкыв комитет

СССР

lto делам лзебретеккк и открытий (53) УДК 681.327 (088.8) Дата опубликования описания 07. 83 Щ.т тт„ т,.

Ф т„

1 р .т 1 р, (72) Автор изобретения

В. А. Власов (7I) Заявитель.(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ

Изобретение относится к запоминающим устройствам, в частности к устройствам для контроля оператив. ных запоминающих устройств ОЗУ) с произвольной выборкой.

Известно устройство для контроля оперативного накопителя информации, содержащее схему пуска, выход которой подключен к регистру числа, счетчику адресов и счетчику циклов, схему сравнения, выход которой соединен с блоком регистрации, подключенного к схеме останова, элемент И, коммутатор разрядов, вход котррого подключен к входной шине устройства, а выход - к одному входу элемента И, дешифратор цикла, вход которого подключен к первому выходу счетчика циклов, а выход — к другому входу элемента И, дополнительные счетчики, входы которых подключены к второму выходу счетчика циклов и выходу элемента И соответственно, а выходы к входам схемы сравнения 11.

Недостатком этого устройства являются" большие аппаратурные затраты.

Наиболее близким техническим решением к предлагаемому является устройство для контроля памяти, содержащее блок памяти, блок управления, блок сравнения, формирователь кодов, причем вход блока управления соединен с выходом блока сравнения, одна

1о группа входов которого соединена с выходными шинами блока памяти, а вторая группа — с выходами формирователя кодов, входы которого соединены с адресными шинами блока памяти, 15 счетчик числа обращений, счетчик математических ожиданий, генератор случайных чисел и сумматор, причем вход счетчика числа обращений соединен с

20 выходом блока управления а выход — с

Э входом счетчика математических ожиданий, выходы которого и выходы генераторов случайных чисел подключены к соответствующим входам сумматора, 3 10 выходы с.óììë Tîð. соединены с адресными шинами блока памяти t2) .

Недостатком этого устройства является то, что контролируется или только одно последовательное направление обхода адресов, или последовательность адресов, полученная случайным образом, а также то, что производится сравнение или только статического распределения считанной информации или сравнение динамического распределения информации сложением по модулю два. Это снижает надежность устройства.

Цель изобретения - повышение надежности устройства.

Поставленная цель достигается тем, что в уст ройст во для конт роля операти в ной памяти, содержащее блок управления, первый выход которого соединен с входом первого счетчика адреса, второй выход — с первым входом регистра числа, второй вход и первый выход которого подключены соответственно к, выходу и первому входу формирователя информационных сигналов, второй вход которого соединен с первым выходом первого счетчика адреса, выход - с первым входом первой схемы сравнения, второй вход которой соединен с третьим выходом блока управления, а третий вход — с вторым выходом регистра числа, введены второй счетчик адреса, вход которого соединен с вторым выходом первого счетчика адреса, формирователь адресных сигналов, первый вход которого соединен с четвертым выходом блока управления, второй вход подключен к третьему выходу первого счетчика адреса, третий вход к выходу второго счетчика адреса, а выход является одним из выходов устройства, вторая схема сравнения, первый вход которой соединен с третьи1ч выходом блока управления, а второй вход - с вторым выходом регистра числа, и элемент ИЛИ, входы которого подключены к выходам схем сравн ния, а выход соединен с входом блока управления. Формирователь адресных сигналов содержит элемент НЕ и элементы 2 И-ИЛИ"НЕ, первые входы которых подключены к выходу элемен1а НЕ, вторые входы объединены с входом элемента НЕ и являются первым входом формирователя, третьи и четвертые входы являются соответственно вторым и третьим входами форми03150 4 рователя, выходом которого являются выходы элементов 2И-ИЛИ-HE.

На чертеже изображена структурная схема предлагаемого устройства.

Устройство для контроля оперативной памяти содержит блок 1 управления, формирователь 2 информационных сигналов, регистр 3 числа, первую 4 и вторую 5 схемы сравнения, элемент

ИЛИ 6, первый 7 и второй 8 счетчики адреса и формирователь 9 адоесных сигналов.

Блок 1 управления содержит генеРатор 10 импульсов, элемент И 11, элемент 12 задержки, первый триггер

ФормироватеЛь Я, разрешая выдачу адреса в ОЗУ, на схемы 4 и 5 сравнения

i подготавливая одну из них к сравнению считанного из ОЗУ и записанного в ОЗУ чисел, регистр 3 числа, записывая на него сформулированный на

55 формирователе 2 код (в режиме "За13, первый 14 и второй 15 переключатели, второй 16 и третий 17 триггеры.

Формирователь 9 адресных сигналов содержит элемент HE 18 и элементы

2И-ИЛИ-НЕ 19.

Устройство для контроля оперативных запоминающих устройств. работает следующим образом.

Работа устройства начинается с

25 начальных установок. В блоке 1 с помощью переключателя 15 и триггера

17 устанавливается начальный режим проверки ОЗУ (запись или считывание) а с помощью переключателя 14 и триг5т1 гера 16 устанавливается режим переадресации последовательный прямо или реверсивный "галоп", обращение к одной или произвольной паре ячеек .

На счетчике адреса 7 формиируется начальный адрес проверяемой ячейки памяти, который поступает на вход формирователя 9. В формирователе 2 формируется код числа для записи в

ОЗУ. В этот начальный момент работы устройства сигналы с генератора 10 импульсов не проходят через элемент

И 11 на элемент 12 задержки, так как триггер 13 находится в нулевом состоянии. После начальных установок

45 триггер 13 переводится в единичное состояние; На вход элемента И 11 с триггера 13 подается разрешающий потенциал и сигналы с генератора 10 импульсов через элемент И 11 поступают на элемент 12 задержки. Здесь

50 они формируются, задерживаются на необходимое время и поступают на

5 10031 лись") и выдавая его в ОЗУ, или принимая считанное из ОЗУ число (в режиме "Считывание" ), первый счетчик

7 адреса, устанавливая новый адрес

ОЗУ.

В режиме "Считывание" при статическом распределении .информации считанное из ОЗУ слово поразрядно срав-. нивается на схеме 4 :равнения с кодом числа, сформулированным на форми- 1в рователе 2. При динамическом распре-. делении информации считанное из ОЗУ слово контролируется на схеме 5 сравнения методом двухкратного поразрядного сравнения. Результат несравнения через элемент ИЛИ 6 подается со схем и 5 сравнения в блок 1 на триггер

13, который перебрасывается в нулевое состояние, происходит останов работы устройства. Для приближения условий проверки к реальным условиям работы ОЗУ применен режим переадресации Талоп". В этом режиме переадресации производится занесение начального адреса проверямого массива на счетчик 7 адреса. Счетчик 8 адреса в . этом режиме работает как старшие разряды первого счетчика 7 адреса. Вь дача адреса в проверяемое ОЗУ производится поочередно, то с первого 7, то со второго 8 счетчиков адреса. Упэо равляет выдачей адресов триггер 16 блока 1. Управляющий потенциал с триггера 16 поступает непосредственно или через элемент НЕ 18 на элементы 2И-ИЛИ-НЕ 19 формирователя 9 и раэ-ээ решает выдачу адреса со счетчиков 7 и 8 адреса соответственно поочередно. В режиме переадресации "Галоп" происходит перебор всевозможных комбинаций адресов. Для органиэации мно- 4В гократной выборки последовательно произвольной пары ячеек ОЗУ адрес первой произвольной ячейки ОЗУ заносится на счетчик 7 адреса. Адрес второй произвольной ячейки - на счетчик 8 адреса. Производится выборка адресов попеременно, то с первого 7, то со второго 8 счетчиков, также как в режиме переадресации 1 алоп" только без наращивания адреса. 50

Технико-экономическое преимущество предлагаемого устройства перед прототипом заключается в том, что в нем реализован (кроме прямой и реверсивной переадресации) режим переадресации Талоп", позволяющий производить переадресацию во всех возможных сочетаниях ячеек памяти, применена схема сравнения, позволяющая находить нес50 6 равнение как статического, так и динамического распределения считанной и записанной информации, организована многократная выборка произвольной пары ячеек памяти, формула изобретения

1. Устройство для контроля оперативной памяти, содержащее блок управления, первый выход которого соединен с входом первого счетчика адре. са, второй выход - с первым входом регистра числа, второй вход и первый выход которого подключены соответственно к выходу и первому входу формирователя информационных сигналов, второй вход которого соединен с первым выходом первого счетчика адреса, выход - с первым входом пер вой схемы сравнения, второй вход которой соединен с третьим выходом блока управления, а третий входс вторым выходом регистра чиспа, о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, в него введены второй счетчик адреса, вход которого соединен вторым выходом первого счетчика адреса, Формирователь адресных сигналов, первый вход которого соединен с четвертым выходом блока управления, второй вход подключен к третьему выходу первого счетчика адреса, третии вход - к выходу второго счетчика адреса, а выход является одним из выходов устройства, вторая схема сравнения, первый вход которой соединен с третьим выходом блока управления, а второй вход — с вторым выходом регистра числа, и элемент ИЛ", входы которого подключены к выходам схем сравнения, а выход соединен с входом блока управления.

2. Устройство по п.1, о т л и ч а ю щ е е с я тем, что формирователь адресных сигналов содержит элемент НЕ и элементы 2И-ИЛИ-НЕ, пер вые входы которых подключены к выходу элемента НЕ, вторые входы объединены с входом элемента НЕ и являются первым входом формирователя, третьи и четвертые входы являются соответственно вторым и третьим входами формирователя, выходом которого являются выходы элементов 2К-ИЛИ-НЕ.

Источни ки информации принятые во внимание при экспертиз»

1.Авторское свидетельство СССР

М 443414, кл. Г 11 С 29/00, 1972.

2. Авторское свидетельство ГССР

М 526962,кл.G 11 С 29/00,1974(прототиг.), 1003150

ВНИИПИ Заказ 1569/36 Тираж 592 Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4