Преобразователь двоично-десятичного кода в двоичный

 

1. ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОДЕСЯТИЧНОГО КОДА Б ДВОИЧНЫЙ, содержащий регистр тетрад, сумматор, блок управления, основной регистр и буферный регистр, информационные входы которого срединены с выходами основного регистра, информационные входы которого соединены с выходами сумматора, первые Ьходаа (i+l)-ro и (i+3)-ro разрядов которого соединены с выходом i-ro разряда буферного регистра () , где (п+З) число разрядов выxoд oгo кода, вход регистра тетрад являетс.я информационным входом преобразователя, вход синхронизации, тактовый вход и вход сброса которого являются соответственно входом синхронизации, тактовым входом и входом сброса блока управления , первый, второй и третий выходы разрешения записи которого соединены соответственно с управляющими входами регистра тетрад, основиого и, буферного регистров, вход сброса последнего соединён с первым выходом сброса блока управления, .отлич аю.щи и с я тем, что, с целью распшрения функциональных возможностей путем обеспечения преобразования с масштабированием и одновременным возведением в квадрат. и повьшения быстродействия, в него введены первый и второй кокву1утаторы первая и вторая группы элементов 2И-ИЛИ, блок хранения произведений и дополнительный регистр, информационные входы которого соединены с выходами основного регистра, вход сброса соединен с вторым выходом сброса блока управления, четвертый вахоя разрешения записи которого соединен с управляющим уходом дополнительного регистра, выходы которого являются выхспом преобразователя и соединены с первыми входами Элементов 2И-ИЛИ второй группы, вторые входы которых соединены с выходами .блока хранения произведений, первый, и второй входы которого соединены соответственно с выходами первого и второго коммутаторов, управляющие СП входы которых соединены соответственно с первым и вторым выходами -управления умножением блока управления , первый и второй выходы приз§ наков обратной связи которого соеди-, нены соответственно с третьими и четвертыми вводами элементов 2И-ИЛИ второй группы, выходы которых соединены с вторыми входами сукматора, информационные входы второго коммусо со татора соединены с выходами элементов 2И-ИЛИ первой группы, первые входы которых соединены с масштабным и Is9 входом преобразователя,, вторые входы соединены с выходами регистра тетрад и информационными входами первого коммутатора, а третьи и четвертые входы элементов 2И-ИЛИ группы соединены соответственно с первым и вторым выходами режима работы блока управления, вход логического чуля которого является входом . .логического нуля преобразователя. 2. Преобразователь по п. 1, отличак ) тем, что блок управления содержит распределитель импульсов, первый и второй элементы И-НЕ, элемент НЕ, первый, второй и

09) (И) СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

3(Я) G 06 F 5 02.

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3377460/18-24 ,(22) 31.12.81 (46) 23.04.83. Бюл. 9 15 (72) Б.С. Демченко и A.E. Марютин (71) Краснодарский ордена Трудового

Красного Знамени завод электроизмерительных приборов Производственного объединения Краснодарский ЗИП (53) 681. 325 (088. 8) (56) 1. Авторское свидетельство сссР первая и вторая группы элементов

2И-HJlH, блок хранения произведений и дополнительный регистр, информационные входы которого соединены с .выходами основного регистра, вход сброса соединен-с вторым выходом сброса блока управления, четвертый выход разрешения записи которого соединен с управляющим входом дополнительнога регистра, выходы которого являются выходом преобразователя и соединены с первыми входами элементов 2И-ИЛИ второй группы, вторые входы которых соединены с выходами .блока хранения произведений, первый и второй входы которого соединены соответственно с выходами первого Я и второго коммутаторов, управляющие входы которых соединены соответстI венно с первым и вторым выходами управления умножением блока управления, первый и второй выходы признаков обратной связи которого соеди-, Я иены соответственно с третьими и четвертыми входами элементов 2И-ИЛИ второй группы, выходы которых соединены с вторыми входами сумматора, информационные входы второго кове утатора соединены с выходами элементов 2И-ИЛИ первой группы, первые входы которых соединены с-масштабным входом преобразователя, вторые входы соединены с выходами регистра тетрад и информационными входами пер- . вого коммутатора, а третьи и четвертые входы элементов 2И-ИЛИ первой группы соединены соответственно с первым и вторым выходами режима работы блока управления, вход логического акуля которого является входом . ,логического нуля преобразователя °

9 656052, K . G 06 F 5/02, 1977.

° 2. Патент США 9 3524976, кл. 235-155, опублик ° 1970 (прототип). (54)(57) 1. ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ, содер-, .жащий регистр тетрад, сумматор, блок управления, основной регистр и буферный регистр, информационные входы которого срединены с выходами основного регистра, информационные входы которого соединены с выходами сумматора, первые входы (i +1)-ro и (i+3)-го разрядов которого соединены с выходом i-ro разряда буферного регистра (i=1- n), где (n+3) число разрядов выходного кода, вход регистра тетрад является информационным входом преобразователя, вход синхронизации, тактовый вход и вход

-сброса которого являются соответственно входом синхронизации, тактовым входом и входом сброса блока управления, первый, второй и третий выходы разрешения записи которого соединены соответственно с управляющими входами регистра тетрад, основного и, буферного регистров, вход сброса последнего соединен с первым выходом сброса блока управления, .о т л и ч а ю,шийся тем, что, с целью расширения функциональных возможностей путем обеспечения преобразования с масштабированием и одновременным возведением в квадрат. и повышения быстродействия, в него введены первый и второй коммутаторы

2. Преобразователь по п. 1, о тличающийс я тем, чтоблок управления содержит распределитель импульсов, первый и второй элементы

И-НЕ, элемент НЕ, первый, второй и

1013942 третий счетчики, дешифратор нулевого состояния, четыре элемента задержки, первый и второй элементы ИЛИ, элемент 2И-ИЛИ, Кз -триггер, формирователь импульсов и первый и второй переключатели, входы которых соединены с входом логического нуля преобразователя, а нулевой и единичный выходы первого переключателя являются соответственно первым и вторым выходами режима работы блока управления, вход синхронизации которого соединен с синхровходом распределителя импульсов, выход которого является первым выходом разрешения записи блока управления, вход сброса которого соединен с входом сброса распределителя импульсов, с входами сброса первого, второго и третьего счетчиков, R-входом Rs-триггера, первым входом первого элемента ИЛИ и является вторым выходом сброса блока управления, первый выход сбро са которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента задержки и является четвертым выходом разрешения записи блока управления, второй и третий выходы разрешения записи которого соединены соответственно с выходами последовательно соединенных второго и третьего элементов задержки, вход третьего элемента задержки соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом первого элемента И-НЕ и со счетным входом первого счетчика, выход переполнения которого. соединен со счетным входом второго счетчика и через

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении преобразователей в устройствах ввода . цифровой информации, а также при 5 ручном вводе с одновременным умножением на константу.

Известен преобразователь двоичнодесятичного кода в двоичный, содержащий регистр числа, блок управления,)0 блок хранения эквивалентов, два сумматора и два регистра 1).

Недостаток данного преобразователя состоит в низком быстродействии, связанном,с последовательным принци-..1с пом работы, а также в невозможности масштабирования.

Наиболее близким по технической сущности к изобретению является преобразователь двоично-десятичного четвертый элемент задержки — с управляющим входом приема третьего счетчика и первым входом элемента

2И-ИЛИ, второй вход которого соединен с выходом второго переключателя, а третий и четвертый входы элемента

2И-ИЛИ соединен с выходом переполнения второго счетчика, разрядные выходы которого соединены с информационными входами третьего счетчика, 1выход переполнения которого соединен ñ входом первого элемента задержки и.через формирователь импульсов с первым выходом обратной связи блока управления, второй выход обратной связи которого соединен с первым входом первого элемента И-НЕ и через элемент НŠ— с первым входом второго элемента И-НЕ, а также с выходом дешифратора нулевого состояния, входы которого соединены с разряднымн выходами третьего счетчика, счетный вход которого соединен с вторым входом второго элемента ИЛИ и с выходом второго элемента И-НЕ, второй вход которого соединен с вторым входом первого элемента И-НЕ и с выходом

R3-триггера, 5.-вход которого соединен с выходом элемента 2И-ИЛИ, третий вход первого элемента И-НЕ соединен с выходом запрета распределителя импульсов, а четвертый вход первого элемента И-НЕ соединен с третьим входом второго элемента

И-НЕ и является тактовым входом блока управления, первый и второй выходы управления умножением которого соединены соответственно с разрядными выходами первого и второго счетчиков.

2 кода в двоичный, содержащий регистр тетрад; сумматор, выходной регистр, состоящий из осйовного и буферного регистров, причем выходы сумматора через основной регистр подключены ко входам буферного регистра, выход

i -го (1=1-n) разряда буФерного ре.гистра соединен со входами (i+1)-ro и (i+3)-го разрядов сумматора (2).

Недостаток известного преобразователя состоит в невозможности производить преобразование с одновременным умножением, а также в относительно низком быстродействии.

Цель изобретения — расширение функциональных возможностей преобразователя за счет обеспечения преобразования с масштабированием и одновременным возведением в квадрат и повышение быстродействия.

1013942

15

Поставленная цель достигается тем, что в преобразователь двончно-десятичного кода в двоичный, содержащий регистр тетрад, сумматор, блок управления, основной регистр и буферный регистр, информационные входы которого соединены с выходами основного регистра, информационными входами соединенного с выходами сумматора, первые входы (i+1) -го и (i+3) -го разряцов которого соединены с выходом i --го разряда буферного регистра (i =1- n), где (n+3) — число разрядов выходного кода, вход регистра тетрад является информационным входом преобразователя, вход синхронизации, тактовый вход и вход сброса которого являются соответственно входом синхронизации, тактовым входом и входом сброса блока управления, первый, второй и третий выходы разрешения записи которого соединены соответственно с управляющими входами регистра тетрад, основного и буферного. регистров, вход сброса последнего соединен с первым выходом сброса блока управления, введены первый и второй коммутаторы, первая и вторая группы элементов 2И-ИЛИ, блок хранения произведений и дополнительный регистр, информационные входы которого соеди-, нены с выходами основного регистра, вход сброса соединен со вторым выходом сброса блока управления, четвертый выход разрешения записи которого соединен с управляющим входом дополнительного регистра, выходы ко- 35 торого являются выходом преобразователя и соединены с первыми входами элементов 2H-HJIH второй группы, вторые входы которых соединены с выходами блока хранения произведений, 40 первый и второй входы которого соединены соответственно с выходамипервого и второго коммутаторов, управляющие входы которых соединены соответственно с первым и a ops выходами управления умножением блока управления, первый и второй выходы признаков обратной связи которого соединены соответственно с третьими и четвертыми входами элементов .

2И-ИЛИ второй группы, выходы которых соединены со вторыми входами сумматора, информационные входы второго коммутатора соединены с выходами элементов 2И-ИЛИ первой группы, первые входы которых соединены с масш,табным входом преобразователя, вторые входы соединены с выходами регистра тетрад и информационными входами первого коммутатора, а третьи и четвертые входы элементов 2И-ИЛИ .бр первой группы соединены соответственно с первым и вторым выходами режима работы блока управления, вход логического нуля которого является входом логического нуля преобразователя.

Блок управления содержит распределитель импульсов, первый и второй элементы И-HE, элемент НЕ, первый, второй и третий счетчики, дешифратор нулевого состояния, четыре элемента задержки, первый и второй элементы

ИЛИ, элемент 2И-ИЛИ, RS -триггер, формирователь импульсов и первый и второй переключатели, входы которых. соединены с входом логического нуля преобразователя, а нулевой и единич. ный выходы первого переключателя явл.".ются соответственно первым и вторым выходами режима работы блока управления, вход синхронизации которого соединен с синхровходом,распределителя импульсов, выход которого является первым выходом разрешения записи блока управления, вход сброса которого соединен со входом сброса распределителя импульсов, со .входами сброса первого, второго и третьего счетчиков, R -входом RS -триггера, первым входом первого элемента ИЛИ и является вторым выходом сброса блока управления, первый выход сброса которого соединен с выходом первого элемента ИЛИ, второй вход которого соединен с выходом первого элемента задержки и является четвертым выходом разрешения записи блока управления, второй и третий выходы разрешения записи которого соединены соответственно с выходами последовательно соединенных второго и третьего.элементов задержки, вход третьего элемента задержки соединен с выходом второго элемента HJIH первый вход которого соединен с выходом первого элемента И-HE н со счетным входом первого счетчика, выход переполнения которого соединен со счетным входом второго счетчика и через четвертый элемент задержки — с управляющим входом приема третьего счетчика и первым входом элемента 2И-ИЛИ, второй вход которого соединен с выходом второго переключателя, а третий и четвертый входы элемента 2И-ИЛИ соединены с выходом переполнения второго счетчика, разрядные выходы которого соединены с информационныки входами третьего счетчика, выход переполнения которого соединен со входом .первого элемента задержки и через формирователь импульсов - с первым выходом обратной связи блока управления, второй выход образиной связи которого соединен с первым вхсдом первого элемента H-HE и через элемент НЕ - с первым входом второго элемента И-НЕ, а также с выходом дешифратора нулевого состояния, входы которого соединены с разрядными выходами третьего счетчика, счетный вход которого соединен со вторым ,входом второго элемента ИЛИ и с выходом второго элемента И-НЕ, второй

1013942 вход которого соединен со вторым входом первого элемента И-HE и с выходом R>-триггера, S --вход которого соединен с выходом элемента 2И-ИЛИ, третий вход первого элемента И-HE соединен с выходом запрета распреде- 5 лителя импульсов, а четвертый вход первого элемента И-HE соединен с третьим входом второго элемента И-НЕ и является тактовым входом блока управления, первый и второй выходы 10 управления умножением которого соединены соответственно с разрядными выходами первого и второго счетчиков.

На фиг;1 изображена блок-схема преобразователя, на фиг.2 — функцио- g нальная схема блока управления.

Преобразователь (фиг.l) содержит регистр 1 тетрад, первый 2 и второй

3 коммутаторы, первую 4 н -вторую 5 группы .элементов 2И-ИЛИ, блок 6 хра- gp нения произведений, сумматор 7, основной 8, буферный 9 и дополнительный 10 регистры, блок 11 управления, масштабный вход 12, информационный вход 13, вход 14 синхронизации, вход

15 тактовой частоты и вход 16 сброса, выходы (цепи) 17-28 блока управления.

Блок управления (фиг.2) состоит из распределителя 29 импульсов, элементов И-НЕ 30 и 31, элемента HE 32, первого 33, второго 34 и третьего

35 счетчиков, дешифратора 36 нулевого состояния, элементов 37-40 задержки, элементов ИЛИ 41 и 42, элемента 2И-ИЛИ 43, РБ-триггера 44, формирователя 45 импульсов, переключателей 46 и 47.

Выходы коммутаторов подсоединены к адресным цепям блока 6 хранения произведений, в котором хранятся 40 произведения чисел в двоичном коде.

Всего хранится 81 число. Числа заносятся заранее по адресам, соответствующим значениям чисел в анализируемых тетрадах. Произведение двух 45 двоично-десятичных чисел на выходе блока 6 выдается в двоичном коде семью двоичными разрядами, которые. через входы элементов 2И-ИЛИ группы

5 соединены со входами сумматора 7.

Разрядность сумматора 7 определяется максимальной разрядностью перемножаемых и преобразуемых чисел.

Регистры 8.-10 служат для промежуточного хранения результатов последовательного умножения тетрад.

Выход каждого i-ro разряда регистра 9 соединен со входами (i+1)го и (1+3) -го разрядов сумматора, что эквивалентно умножению числа на

10.

6О

На регистрах 8 и 9 хранятся результаты умножения и преобразования одной тетрады множителя на все значения тетрад множ) мого. Далее Инфор. у мация для хранения переписывается на регистр 10, а регистр 9 сбрасывается в нуль и начинается преобразование произведений другой тетрады множителя на все остальные значения

:тетрад множимого. Результат преобразования суммируется с ранее накопленным содержимым регистра 10 и вновь записывается на хранение в регистр 10. Суммирование осуществляется за счет поступления информации с выхода регистра 10 через вторые входы элементов 2И -ИЛИ группы 5 на входы сумматора .7.

Блок управления (фиг.2) выраба;тывает последовательность команд, необходимых для выполнения преобразования двоично-десятичных чисел в двоичные, преобразования двоичнодесятичных чисел в двоичные с одновременным возведением преобразуемого числа в квадрат или умножением преобразуемого числа на любое число.

Распределитель 29 импульсов выполнен на пЕресчетной схеме с дешифратором на выходе. На вход распределителя 29 импульсов по входу 14 поступают импульсы, указывающие номер преобразуемой тетрады. Выходы 17 распределителя управляют занесением информации в регистр 1 тетрады согласно ее номеру . После занесения всех тетрад распределитель 29 вырабатывает сигнал, который снимает запрет со входа элемента И-НЕ 30 °

Управление коммутаторами 2 и 3 осуществляется по цепям 20 и 21 от выхода счетчиков 33 и 34. Счетчики

33 и 34 служат для задания управляющих кодов коммутаторов 2 и 3 °

Выход формирователя 45 импульсов через цепь 22 разрешает прохождение кодов через входы элементов 2И-ИЛИ группы 5. Выходной сигнал элемента

40 задержки через цепь, 26 разрешает прием кодов на регистр 10 от регистра 8 и через элемент ИЛИ 42 по цепи

27 сбрасывает в нулевое состояние буферный регистр 9. В случае нулевого состояния счетчика 35 устанавливается разрешающий потенциал на входе элемента И-HE 30, что разрешает прохождение информации от блока

6 хранения произведений через входы элементов 2И-ИЛИ группы 5 и через . элемент HE 32 вырабатывает запрещающий потенциал на входе элемента

И-НЕ 31. Импульсы тактовой частоты по входу 15 через третьи входы поступают либо на элемент И-HE 30, либо на элемент И-HE 31, на первый элемент ИЛИ 41, элементы. 38 и 39 задержки, причем цепи 24 и 25 управляют занесением информации на регистры 8 и 9.

Выход элемента И-НЕ 31 соединяется с счетным входом счетчика 35, ко1013942 торый служит для выравнивания порядков преобразуемых чисел, После занесения информации по установочным входам от счетчика 34 производится досчет до нулевого состояния счетчика 35. Признаком нулевого состояния является наличие сигнала по цепи переноса счетчика. Элементы 37-40 задержки служат для согласования сигналов во времени. Установка пре;образователя в исходное состояние 10 осуществляется по входу 16.

Выходы 18 и 19 блока управления соединены с разрешающими входами элементов 2И-ИЛИ группы 4, выход 23. 15 блока управления соединен с разрешающим входом элементов 2И-ИЛИ группы 5, выход 28 соединен с входом установки в нуль дополнительного регистра 10. 20

При выполнении преобразования двоично-десятичных чисел в двоичные с одновременным возведением в квадрат преобразуемых чисел преобразователь работает следующим образом. 25

Переключатель 46 устанавливается в такое положение (фиг.2), что в цепи 19 появляется разрешающий потенциал,прохождения информации от регистра 1 тетрад через входы элементов 2И-ИЛИ группы 4 на вход коммутатора 3 .

При считывании информации, напри ð с перфоленты, информация потетрадно поступает на вход 13, а синхроимпульсы — на каждую тетраду -по З5 входу 14. Синхроимпульсы запускают распределитель 29 импульсов (Фиг. 2 ), который вырабатывает команды -(цепь

17) приема тетрад на регистр 1.

После записи преобразуемого числа 40 начинается преобразование информации с одновременным возведением к квадрат. Умножение и.преобразование осуществляется со старших тетрад.

Сначала значения всех и тетрад (мно- 45 жимое) умножаются на значения старшей (n-й) тетрады (множитель); затем значения всех и тетрад — на значение (и-1) тетрады и т .д. до младшей тетрады включительно. ИмпУльс тактовой частоты проходит через элемент И-НЕ 30 на счетный вход счетчика 33 и через элемент ИЛИ 41 и элементы 38 .и 39 задержки по цепям

24 и 25 — на управляк1щие входы регистров 8 и 9. Счетчик 33 устанав.ливается в нулевое состояние. Нулевые коды со счетчиков 33 и 34 выбирают коды п-й тетрады множимого и множителя, которые через коммутаторы 2 и 3 поступают на адресные цепи 60 блока б хранения произведений, с выхода которого в двоичном коде считывается значение старшей тетрады в квадрате и через входы элементов

2И-ИЛИ группы 5 поступает на входы 65 сумматора 7. На другие входы в исходном состоянии поступает нулевая информация. Через время задержки, необходимой для получения-частичной суммы на выходе сумматора 7, производится запись значения квадрата тетрады в двоичном коде в регистр 8, а затем в регистр 9. -С каждого i -го выхода буФерного регистра 9 информация поступает на входы (+1)-гo и (1+3) -ro разрядов сумматора., что равносильно сдвигу на 2 и 8 разрядов в сторону старших- Разрядов. Эа т м происходит суммирование сдвинутых значений, что соответствует умножению на десять.

Следующий тактовый импульс прибавит единицу к содержимому счетчика

33, что соответствует выбору (п-1)-й тетрады, а коммутатором — (3-n)-й .тетрады. На выходе блока 6 хранения произведения получим произведение в двоичном коде (и-1) на т -ю тетраду, которое суммируется со значением и-й тетрады в квадрате, умноженным на 10. По следующему тактовому импульсу выбирается (n-2)-я тетрада, значение которой умножается на значение и-й тетрады и в двоичном коде суммируется со значениями, полученными на предыдущих этапах преобразования, умноженными на 10, и т.д., пока не произойдет преобразование с умножением старшей п-йтетрады на все и тетрад. Признаком окончания перемножения и преобразования служит импульс переноса счетчика 33, который добавляется к содержимому счетчика 34, и полученный код по установочным входам заносится в счетчик 35. При этом сигнал с дешифратора 36 нулевого состояния запрещает прохождение импульсов ..через элемент И-НЕ 30, запрещает прохождение сигналов от блока.б на вход сумматора 7 и разрешает прохождение тактовых импульсов через элемент

И-HE 31 и далее на управляющие входы регистров 8 и 9. В этом cró÷àå информация,i находящаяся в регистрах

8 и 9, будет по каждому тактовому импульсу умножаться на 10, что соответствует выравниванию -порядков, в зависимости от веса цифры множителя. для множителя и-й тетрады выравнивание порядков будет соответствовать умножению на 10 (n-1) раз.

Признаком окончания умножения иа и-ю тетраду и преобразования в двоичный код является появление переноса на выходе счетчика 35, по которому запускается формирователь 45 импульсов, который разрешает прохождение информации с выхода регистра 10 через входы элементов 2И-ИЛИ группы .

5 на первые входы сумматора, а через время, определяемое элементом 40

9 10"13942 10

О!ХОЮ задержки, произойдет перепись результата умножения с преобразованием в двоичный код с регистра 8 в регистр 10.

Аналогичным образом производится умножение (O-1)-й тетрады на все h тетрад с преобразованием двоичнодесятичных чисел в двоичные и выравниванием порядков, при этом полученное число умножается на 10 (n-2) раз.

После умножения младшей тетрады 10 на все остальные в счетчик 34 будет записан код, состоящий из единиц, который заносится в счетчик 35, и по тактовому импульсу происходит запись окончательного результата в ре1гистр 10, а импульс переноса с выхода счетчика 34 устанавливает V3триггер в единичное состояние. На этом цикл преобразования с умноже нием заканчивается. 20

Работа преобразователя при выполнении преобразования двоично-десятичного числа с одновременным умножением на любое число аналогична описанной, но при этом переключатель 46 уста-. навливается таким образом, что на выходе 18 блока 11 управления появляется разрешающий потенциал, а на выходе 19 — запрещающий. Таким образом, на коммутатор 3 поступает второй сомножитель по входу 12 через входы элементов 2И-ИЛИ группы 4. Ин формация может поступать от клавиатуры, запоминающего устройства ЭВМ и т.п.

Работа при выполнении преобразования без умножения аналогична описанной, но при этом переключатель

46 устанавливается в положение, при котором вырабатывается потенциал, разрешающий прохождение сигнала от цепи переноса счетчика 33 через элемент 37 задержки на S -вход gS -триггера 44. По цепи R на вход коммутатора 3 поступает код единицы. После преобразования RS -триггер устанавливается в единичное состояние, на этом преобразование заканчивается.

Результат преобразования хранится в регистре 10 и выдается на выход.

Применение новых элементов в совокупности.с новыми связями позволит производить преобразование информации с одновременным ее перемножением на другую функцию, возведение в квадрат, умножещие на постоянное число или производить только простое преобразование.

Одновременно расширяются функциональные возможности преобразователя, повышается быстродействие устройства за счет совмещения операций преобразования кода и умножения.

1013942

Фи@2

Составитель М. варшавский

Редактор Н. Егорова Техред М.Коштура Корректор,Е. Рошко

Заказ 3018/57 Тираж 704. Подпис ное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4