Устройство для быстрого преобразования фурье

 

„„SU„„ I01397

СО1ОЭ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК зю G 06 F 1 /3 2

Ф" Ф (Ю

К АВТОРСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3366964/18-24 (22) 16. 12.81 (46) 23.04.83. Бюл. М 15 (72) А.А.Вяльшин и Е.В.Барков (71) Специальное конструкторское бюро "Виброприбор" (53) 681 ° 3(088.8) (56) 1, Авторское свидетельство СССР

N 656070, кл. G 06 F 15/332, 1977 °

2. Авторское свидетельство СССР 794637, кл. G 06 F 15/332 1978 (прототип), (54)(57) УСТРОЙСТВО ДЛЯ БЫСТРОГО

ПРЕОБРАЗОВАНИЯ ФУРЬЕ, содержащее два умножителя, сумматор, сумматорвычитатель и четыре регистра, причем первые входы первого и второго умножителей являются входами соответстЪенно мнимой и действительной частей первого операнда устройства, выходы умножителей подключены к входам сумматора, управляющий вход которого является входом задания режима устройства, информационный выход сумма- . тора подключен к первому входу сумматора-вычитателя, второй вход которого является входом второго операнда устройства, выход суммы сумматора-вычитателя подключен к входам первого и второго регистров, выход разности сумматора-вычитателя подклю-. чен к входам третьего и четвертого регистров, .входы синхронизации регистров RsllRQTcR тактовыми входами устройства, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит коммутатор и сумматор по модулю два, причем входы коммутатора являются входами мнимой и действительной частей коэффициента устройства, выходы коммутатора подключены к вторым входам умножите" лей, первый вход сумматора по модулю два подключен к выходу знакового разряда сумматора, выход сумматора С по модулю два подключен к входу знакового разряда первого слагаемого сумматора-вычитателя, управляющий вход коммутатора и второй вход сумматора по модулю два являются первым и вторым управляющими входами устройства °

1013971

Изобретение относится к автоматике и вычислительной технике и может быть использовано в процессорах для спектрально-корреляционного анализа сигналов. 5

При осуществлении такого анализа в реальном масштабе времени появляется необходимость добиваться большого быстродействия арифметических устройств (АУ ), реализующих базовую операцию алгоритма быстрого преобразования Фурье (БПФ).

Быстродействие таких устройств находится в прямой зависимости от частотного диапазона входных сиг- !5 налов. Задачу получения большого быстродействия решают построением

АУ в виде матричных систем, Однако, при анализе виброакустических сигналов при диагностировании мехайичес- 20 кого состояния машин и механизмов, частота входных сигналов обычно не превышает 20кГц и быстродействие матричных систем оказывается избыточным.

Встает вопрос построения аппаратуры 25 с оптимальным соотношением быстродействия и объеме применяемого оборудования.

Известно устройство для БПФ, вы" полняющее базовую операцию с макси" зо мальным распараллеливанием арифметических действий и содержащее всего три блока умножения 1 J, Однако устройство громоэдкб и име" ет малый коэффициент использования операционных узлов, а также избыточность быстродействия.

Наиболее близким техническим решением к изобретению является устройство для быстрого преобразования Фурье 4О (2 1, содержащее два умножителя, сумматор, сумматор-вычитатель, четыре регистра, а также инвертор, дополнительный сумматор-вычитатель и блоки масштабирования.

Известное устройство реализует оановные соотношения

A. =А. - 8.%.; (1)

1+ 1 1 1 1

В. „=я„-- Ь-а.; (2) Re (B, Щ)=йвб,. ReW. + 3mB,3mW,; (Ъ) ЭптГ . а.)= !!пб. Re%.-йеЬ Э!т! М. (!) ! j 1Л 1 j 1 it

55 где Re, Im - вещественная и мнимая часть соответственно.

Недостатком известного устройства является большая сложность, обуслов1 ленная, прежде всего, блоками масштабирования.

Целью изобретения является упрощение устройства,,Поставленная цель достигается тем, что устройство для быстрого преобразования Фурье, содержащее два умножителя, сумматор, сумматор"вычитатель и четыре регистра, причем первые входы первого и второго умножителей являются входами соответственно мнимой и действительной частей первого операнда устройства, выходы умножителей подключены к входам сумматора, управляющий вход которого является входом задания режима устройства, информационный выход сумматора подключен к первому входу сумматора-вы» читателя, второй вход которого является входом второго операнда устройства, выход суммы сумматора-вычитателя подключен к входам первого и второго регистров, выход разности сумматора-вычитателя подключен к входам третьего и четвертого регистров, входы синхронизации регистров являются тактовыми входами устройства, содер-. жит коммутатор и сумматор по модулю два, причем входы коммута тора являются входами мнимой и действительной частей коэффициента устройства, выходы коммутатора подключены к вторым входам умножителей, первый вход сумматора по модулю два подключен, к выходу знакового разряда сумматора, выход сумматора по модулю два подключен к входу знакового разряда первого слагаемого сумма" тора-вычитателя, управляющий вход коммутатора и второй вход сумматора по модулю два являются первым и вторым управляющими входами устройства, На чертеже, приведена схема предлагаемого устройства.

Устройство содержит умножители

1 и 2, коммутатор 3, сумматор 4, сумматор-вычитатель 5, регистры 6-9, входы 10 и 11 мнимой .и действительной частей (задания) коэффициента устройства, вход 12 (шину) мнимой части первого операнда (комплексного числа) устройства, вход 13 (шину) вещественной части первого операнда (комплексного числа) устройства, управляющий вход 14 (шину управления коммутатором), сумматор 15 по модулю два, управляющий вход 16 (шину управления), вход 17 (шину) задания режима, вход 18 (шину) второго

971 4 полученные на суммирующем выходе 19 (йеА „) и вычитающем выходе 20 (22еВ ) сумматора-вычитателя 5 в соответст- вии с выражением (1) и (2), записываются в регистры 6 и 7 соответственно.

В течение второго.полутакта на шине 14 управления коммутатором 3 устанавливается сигнал "Единица", в результате чего на первый вход умножителя 1 поступает ReW, а на первый

2 вход умножителя 2 - 1вЫ, Под действием сигнала "Единица" на шине 17 сумматор 4 выполняет опе" рацию вычитания, в результате чего на его выходе получают число, соответствующее выражению (4 ), модуль и пря" мой знак которого поступает на первый числовой и знаковый входы сумматора" вычитателя 5, на вторые входы кото" рого подается мнимая часть (ImA ) со

1 знаком второго комплексного числа (ReA<+ImA.).

На шинй 23 и 24 синхронизации подается сигнал разрешения записи информации в регистры 8 и 9, при этом на шинах 21 и 22 существует сигчал запрета.

Таким образом, результаты получен" ные на суммирующем выходе 19 (ImA

tt и вычитающем выходе 20 (ImB. ) сумма1+1 тора-вычитателя 5 22 соответствии с выражениями (1) и (2), записываются в регистры 8 и 9 соответственно.

При выполнении обратного БПФ работа устройства аналогична работе при выполнении прямого БПФ за исключением того, что в первом полутакте устанавливается сигнал "Единица" на шине I7 (сумматор 4 выполняет операцию вычитания ) и на шине 16 управления сумматором 15 по модулю два (знак инвертируется), а в течение второго полутакта устанавливается нулевой сигнал

l на шине 17 и шине 16 сумматором

15 по модулю два.

3 1013 операнда (комплексного числа) устройства, (суммирующий) выход 19 суммы сумматора-вычитателя, (вычитающий ) выход 20 разности сумматора-вычитателя, шины 21-24 синхронизации.

Устройство работает следующим образом, Базовая операция алгоритма БПФ выполняется (как и в известном уст. ройстве) за время основного тактово- 10 го импульса. Знаыение времени такта определяется временем считывания операнда из оперативного запоминающего устройства (ОЗУ), Время срабатывания АУ в два с лишним раза меньше 25 времени основного такта, поэтому для АУ такт представлен двумя полутак товыми импульсами.

При выполнении прямого БПФ на вторые входы умножителей 1 и 2 по ши- 20 нам 12 и 13 поступают соответственно мнимая 12пВ„и вещественная ReB< .. части первого комплексного числа со знаками. На шину 16 управления подается. сигнал "Нуль" и знак пропуска" 25 ется прямым. На входы 10 и 11 задания коэффициентов поступают соответственно ReW и INWIT.

В течение первого полутакта на ши" ну 14 управления коммутатором 3 пода- З0 ется управляющий сигнал, под действием которого коэффициент ReW. с вхо1 да 10 через коммутатор 3 поступает на первый вход блока 2 умножения, а коэффициент ImW с входа 11 " на первыи вход умножителя 1. Результат

Ъ

35 операции умножения с выходов умножителей 1 и 2 поступает соответственно на первый и второй входы сумматора 4, который под действием нуле"

40 вого сигнала на шине 17 выполняет операцию сложения, в результате чего на входе сумматора 4 получают число, соответствующее выражению (3 ). модуль которого поступает на nep, v М

45 выи числовои вход, а знак, проходя через сумматор I5 по модулю два без .изменения - на знаковый вход сумматора-вычитателя 5, на второй вход которого поступает вещественная часть (ReAI) со знаком с шины 18 второго комплексного числа (ReAI+ImA ).

На шины 21 и 22 синхронизации подается сигнал разрешения записи информации в регистры 6 и 7, при этом на шинах 23 и 24 существует сигнал запрета,. Таким образом, результаты, Таким образом, предложенное устройство позволяет сократить количество используемого оборудования (за счет исключения иэ состава устройства сумматора-вычитателя и одного инвертора знака) при тех же функциональных возможностях устройства, а также исключить необходимость вве" дения схем масштабирования, реалиэа" ция которых требует значительных аппаратурных затрат.

1013911

Составитель В. Байков

Редактор А.Шишкина Техред O.Неце Корректор Г,Решетник

Заказ 3019/59 тираж 704 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

11303 ; Москва, Ж-35, Раушская наб,, д, 4/5

Филиал ППП "Патент", r. Ужгород, ул, Проектная, 4