Устройство для адаптивной обработки сигналов

 

1. УСТРОЙСТВО ДЛЯ /АДАПТИВНОЙ ОБРАБОТКИ СИГНАЛОВ, содержащее М блоков задержки первой группы, М-1 блоков умножении на коэффициент первой группы, К блоков задержки второй группы, К+1 блоков умножения на коэффициент второй группы, первый и второй блоки памяти коэффициентов, блок управления, сумматор комплексных чисел и блок вычисления дискретного преобразования Фурье, выход которого является выходом -устройства, причем первый и второй входы первого блока задержки первой группы являются первым и вторым входами устройства , выход i-ro ( 1, М -1) блока умножения на коэффициент первой группы подключен к ()-му Ьходу сумматора , первый вход которого соединен с первым и вторым входами устройства, а первый и второй выходы сумматора комплексных чисел соединены соответственно с первым и вторым входами первого блока задержки второй группы и первого блока умножения на коэффициент второй группы, выход j-ro (j 1, К+1) блока умножения на коэффициент второй группы подключен к {-му входу блока вычисления дискретного преобразования Фурье, i-й выход (, М-1) первого блока памяти соединен с первым входом i-ro блока умножения на коэффициент первой группы, а j-й (j 1, К+1) выход второго блока памяти коэффициентов подключен к первому входу j-ro блока умножения на коэффициент второй группы, первый выход блока управления соединен с тактовыми - входами блоков задержки первой и второй группы, а второй и третий выходи блока управления подключены к адресным входам соответственно первого и второго блока памяти коэффициентов, (Л отличающееся тем,, с целью увеличения точности обработки, в него введены блок оценки и М+К умножителей комплексных чисел, причем первый и второй i-ro (i 1, М) блока задержки первой группы соединены соответственно с первым и вторым входом i-ro умножителя комплексных чисел, а первый и второй выходы (-го (i i, Н-1) Умножителя комплексных чисел соединены соответ4J ственно с первым и вторым входами (i+1)-ro блока задержки первой группы и соответственно с вторым и третьим входами i-ro блока умножения на коэффициент первой группы, первый и второй выходы М-го умножителя комплексных чисел соединены с (Н+1)-м входом сумматора комплексных чисел, первый и второй выход j-ro (j 1, К) блока задержки второй группы подключен соответственно к первому и второму входам (j+M)-ro умножителя комплексных чисел, а первый и второй вы

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН уд) Н 03 Н 21/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР .ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМ .Ф СВИДЕТЕЛЬСТВУ вхв

° °

ыв

ыы (21) 3300435/18-24 (22) 12.06.81 (46) 23.04.83. Бюл. М 15 (72) Д.И. Попов и В.И. Кошелев (71) Рязанский радиотехнический институт (53) 681.32(088.8) (56) 1. Ilonoa Д.И. Анализ характеристик обнаружения цифровых систем междупериодной обработки. - "Радиотехника", 1978, N 12.

2. Рабинер Л., Гоулд Б. Теория и применение цифровой обработки сигналов. М., "Мир", 1978, с. 819 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ АДАПТИВНОЙ

ОБРАБОТКИ СИГНАЛОВ, содержащее М блоков задержки первой группы, M-1 блоков умножения на коэффициент первой группы, К блоков задержки второй группы, К+1 блоков умножения на коэффициент второй группы, первый и второй блоки памяти коэффициентов, блок управления, сумматор комплексных чисел и блок вычисления дискретного преобразования Фурье, выход которого является выходом .устройства, причем первый и второй входы первого блока задержки первой группы являются первым и вторым входами устройства, выход i-ro (б = I, M -I) блока умножения на коэффициент первой группы подключен к (i+I)-му входу сумматора, первый вход которого соединен . с первым и вторым входами устройства, а первый и второй выходы сумматора комплексных чисел соединены соответ" ственно с первым и вторым входами первого блока задержки второй группы и первого блока умножения на коэффициент второй группы, выход j"го (j=

„„SU„„1014127 А б

= 1, К+1 ) блока умножения на коэффициент второй группы подключен к t"èó входу блока вычисления дискретного преобразования Фурье, i-й выход (i--1, М-1) первого блока памяти соединен с первым входом i-го блока умножения на коэффициент первой группы, à j-й (j= 1, К+1) выход второго блока памяти коэффициентов подключен к первому входу j-ro блока умножения на коэффициент второй группы, первый выход блока управления соединен с тактовыми

- входами блоков задержки первой и второй группы, а второй и третий выход® блока управления подключены к адресным входам соответственно первого и -Я второго блока памяти коэффициентов, о т л.и ч а ю щ е е с я тем, что, с целью увеличения точности обработки, в него введены блок оценки и М+К умножителей комплексных чисел, причем первый и второй выходы i""ro (i=

= 1, М) блока задержки первой груп пы соединены соответственно с первым и вторым входом I го умножителя комплексных чисел, а первый и второй выходы -го (i = M" ) Уыыоиытвлв комплексных чисел соединены соответственно с первым и вторым входами (i+1)-ro блока .задержки первой группы и соответственно с вторым и третьим входами i-го блока умножения на коэффициент первой группы, первый и второй выходы М"го умножителя комплексных чисел соединены с (И+1)-м входом сумматора комплексных чисел первый и второй выход 1-ro (j 1, К) блока задержки второй группы подключен соответственно к первому и второму входам (1+М)-ro умножителя комплексных чисел, а первый и второй вы10141 ходы ()+И)-го (j 1, К-1) умножителя комплексных чисел соединены соответственно с >ервым и вторым входами (j+1)-го блока задержки второй группы и соответственно с вторым и третьим входами (j+1)-ro блока умножения на коэффициент второй группы, первый и второй выходы (И+К)-ro умножителя комплексных чисел соединены соответственно с вторым и третьим входами (К+1)-го блока умножения на коэффициент второй группы, первый выход блока оценки соединен с входом блока управления, а второй и третий выходы блока оценки подключены соогветственно к третьему и четвертому входу К+И умножителей. комплексных чисел, первый и второй входы блока оценки объединены с первым и вторым входами первого блока задержки первой группы, первый и второй выходы ко- торого подключены к третьему и четвертому входам блока оценки.

2. Устройство по и, 1, о т л ич а а щ е е с я тем, что блок оценки содержит умножитель комплексных чисел, четыре блока памяти, четыре квадратора, три сумматора, три делителя, узел вычисления квадратного корня и элемент НЕ, выход которого соединен с первым входом умножителя комплексных чисел, первый и второй выходы которого подключены к входам соответственно первого и второго блоков памяти, выходы которых соединены с первыми входами сортветственно первого.и второго делителя и соответственно через первый и второй квадраторы с первым и вторым входами первого сумматора, выход которого подключен

27 к входу узла вычисления квадратного корня, выход которого соединен с вто рыми входами первого и второго дели)телей и первым входом третьего делителя, выход которого подключен к первому входу второго сумматора, второй вход которого подключен к выходу гретьего блока памяти, выходы третьего и четвертого квадраторов подключены соответственно к первому и второму входам третьего сумматора, выход ко.торого соединен с входом четвертого блока памяти, выход которого подключен к второму входу третьего делителя, вход третьего квадратора и второй вход умножителя комплексных чисел объединены и являются первым входом блока, вход четвертого квадратора и вход элемента НЕ объединены и являются вторым входом блока, третий и че;вертый входы умножителя комплексных чисел являются соответственыо третьим и четвертым входами блока, выход второго сумматора является первым выходом блока, а выходы первого и второго делителей " соответственно ,вторым и третьим выходами блока.

3. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что блок управления содержит генератор, компаратор, блок памяти и два дешифратора, причем выход генератора является первым выходом блока и соединен с управляющим входом компаратора, выход которого соединен с входами первого и второго дешифраторов, выходы которых являются соответственно вторым и третьим выходами блока, выход блока памяти соединен с первым входом компаратора, второй вход которого является. входом блока.

Изобретение относится к вычислительной технике и может быть исполь" зовано в устройствах адаптивной обработки.импульсных сигналов на фоне помех, спектр флюктуаций которых априори неизвестен.

Известна система междупериьдной обработки сигналов, содержащая два режекторных фильтра и полосовой фильтр I ).

Недостаток этого устройства - низкая эффективность выделения сигнала

2 из смеси его с помехой при неизвестном спектре ее флюктуаций.

Наиболее. близким к изобретению является подоптимальный процессор, содержащий И блоков задержки первой .группы, И-1 весовых блоков первой группы, первое постоянное запоминающее устройство (13У ), К. блоков задержки второй группы, K+1 весовых блоков второй группы, второе ПЗУ, сумматор, вычислитель дискретного преобразования Фурье (ДПФ ) и блок управ27 4 держки первой и второй группы, а вто3 .10141

1ления.. Подоптимальный процессор осуществляет режекцию спектра входного процессора на нулевой частоте и когерентное суммирование остатков путем многоканальной фильтрации в вычислителе ДПФ 2).

Недостаток устройства. состоит в невозможности. обработки сигналов на фоне пассивных помех, центральная частота спектра которых отлична от нулевой, а также в невозможности учета ширины спектра помехи для формирования-оптимальной ширины полосы режекции, и полосы пропускания фильтров и уровня боковых лепестков их

1$ амплитудно-частотных характеристик (АЧХ).

Целью изобретения является повышение точности обработки сигналов на фоне .помех с неизвестными корреляционными свойствами.

Цель достигается тем, что в устройство для адаптивной обработки сигналов, содержащее М блоков задержки первой группы, И-1 блоков умножения на коэффициент первой группы, К блоков задержки второй группы, К+1 блоков умножения на коэффициент втооойгруппы, первый и второй блоки памяти коэффициентов, блок управления, сумматор комплексных чисел и блок вы.числения дискретного преобразования

Фурье, выход которого является выхо- дом устройства, причем первый и второй входы первого блока задержки первой группы являются первыми вторым вхо- з дами устройства„выход i-ro (i l, И-l)

" блока умножения на коэффициент первой группы подключен к (1 +1) -му входу сумматора, первый вход которого соединен с первым и вторым входа- 4в ми устройства, а первый и второй вы.ходы сумматора комплексных чисел соединены соответственно с первым и вторым входами первого блока задержки второй группы и первого блока умножения на коэффициент второй группы, выход j"ro (j= 1, К+1 ) блока умножения на коэффициент второй группы подключен к j -му входу блока вычисления дискретного преобразования Фурье, i-й выход. (4 = 1, M,-l ) первого блока памяти соединен с первым входом 1-ro блока умножения на коэффициент первой группы, а 1-" (1 = 1, К+1 ) выход второго блока памяти коэффициентов подключен к первому входу j --го блока умножения на коэффициент второй группы, первый выход блока управления со единен с тактовыми входами блоков за-. рой и третий выходы блока управления подключены к адресным входам соответственно первого и второго блока памяти коэффициентов, введены блок оценки и И+К умножителей комплексных чисел, причем первый и второй выходы i-го (i= 1, И) блока задержки . первой группы соединены соответствен но с первым и вторым входом i--го умновителя комплексных чисел, е клеевый и второй выходы i -го (<= 1, М-1) умножителя комплексных чисел соединены соответственно с первым и вторым входами (i+1}-го блока задержки первой группы и соответственно с вторым и третьим входами i-го блока умножения на коэффициент первой группы, первый и второй выходы И-.го умножителя компЛексных чисел соединены с (М+1)-м входом сумматора комплексных чисел, первый и второй выход j-го (j 1,Ê) блока задержки второй группы подключен соответственно к первому и второму входам (j+M)-го умножителя ком" плексных чисел, а первый и второй выходы (j+M)-ro (j =1, К-1) умножителя комплексных чисел соединены соответственно с первым и вторым входами (j+l)-го блока задержки второй группы и соответственно с вторым и третьим входами (j+l) ãî блока умножения на коэффициент второй группы, первый и второй выходы (И+К)-го умнежителя комплексных чисел соединены соответственно с вторым и третьим о входами (К+1)-го блока умножения на коэффициент второй группы, первый выход блока оценки соединен с входом блока управления, а второй и третий выходы блока оценки подключены соответственно к третьему и четвертомУ входу К+И умножителей комплексных чисел, первый и второй входы блока оценки объединены с первым и вторым входами первого блока задержки пер™ вой группы, первый и второй выходы которого подключены к третьему и четвертому входам блока оценки.

Кроме того, блок оценки содержит умножитель комплексных чисел, четыре блока памяти, четыре квдаратора, три сумматора, три делителя, узел вычисления квадратного корня и элемент НЕ, выход которого соединен с первым входом умножителя комплексных чисел, первый и второй выход@ ко" торого подключены к входам соответственно первого и второго блоков памя" ти, выходы которых соединены с пер"

5 10141 выми входами соответственно первого и второго делителя и соответственно через первый и второй квадраторы с первым и вторым входами первого сумматора, выход которого подключен к вхо- Ю ду узла вычисления квадратного корня, выход которого соединен с вторыми входами первого и второго делителей и первым входом третьего делителя, выход которого подключен к первому ..10 входу второго сумматора, второй вход которого подключен к выходу третье- . го блока памяти, выходы третьего и четвертого квадраторов подключены соответственно к первому и второму вхо- 13 дам третьего сумматора, выход которого соединен с входом четвертого блока памяти, выход которого подключен к второму входу третьего делителя, вход третьего квадратора и второй вход умножителя комплексных чисел объединены и являются первым входом блока, вход четвертого квадратора и вход элемента НЕ объединены и являются вторым входом блока, третий и четвертый входы умножителя комплексных чисел являются соответственно третьим и четвертым входами блока, выход второго сумматора является первым выходом блока, а выходы первого и второго делителей - соответственно вторым и третьим выходами блока.

Причем блок управления содержит генератор, компаратор, блок памяти и два дешифратора, причем выход re: ера-:3S тора является первым выходом блока и соединен с управляющим входом компаратора, выход которого соединен с .входами первого и второго дешифраторов, выходы которых являются соответ- 4о ственно вторым и третьим выходами блока, выход: блока памяти соединен с первым входом компаратора, второй вход которого является входом блока.

На фиг. 1 представлена Функциональ 43 ная схема устройства в адаптивной обработке сигналов; на фиг. 2 - то же, блока оценки; на фиг.3 " то же,блока вычисления ДПФ; на фиг. 4 - то же, блока управления; на Фиг. 5 - то же, комплексного умножителя; на фиг.6.то we, блока памяти;. на Фиг. 7 - то же, сумматора; на .Фиг. 8 - то же, ; блока умножения на коэффициент; на фиг. 9 - -то же, блока задержки; на . Фиг. 10 - эпюры управляющих сигналов; на фиг. 11 - зависимость коэффициента улучшения отношения сигнал/помеха (л ) от. ширины спектра флюктуаций по27 6 мехи для известного (pà 1и предлагаемого (1м )устройств.

Устройство адаптивной обработки сигналов содержит И блоков 1 задержки первой группы, И-1 блоков 2 умножения на коэффициент первой группы, первый блск 3 памяти .(ПЗУ), сумматор 4, K блоков 5 задержки второй группы, К+1 блоков 6 умножения на коэффициент второй группы, второй блок 7 па" мяти (ПЗУ), блок 8 вычисления (ДПФ), блок 9 управления, И+К комплексных умножителей 10 и блок 11 оценки, ко= торый содержит комплексный,умножитель. 12, элемент HE 13, блок 14 памяти, квадраторы 15 и 16, делитель 17, блоки 18 и 19 памяти, квадратор 20, сумматор 21, блок 22 вычисления квадратного корня, делитель 23, квадратор 24, сумматор 25, блок 26 памяти, делитель 27, сумматор 28.. Блок 8 вычисления (ДПФ) содержит К+1 каналов 29,. каждый из которых содержит К+1 комплексный умножитель 30, блок 31 памя.ти (ПЗУ), сумматор 32; блок 9 управлейия содержит генератор 33, компаратор 34, блок 35 памяти (ПЗУ), первый дешифратор 36 и второй-дешифратор.37, комплексный умножитель 10 (12, 30) содержит два канала 38 и 39, каждый из которых содержит первый умножитель 40, второй умножитель 41, сумматор 42, блок 14 (19, 26) память) содержит 1.. элементов 43 задержки, И блоков 44 задержки, первый сумматор 45, второй сумматор 46, сумматор 4 (32) содержит два сумматора 47, блок 2 умножения на коэффициент со" держит два умножителя 48, блок 1 задержки содержит два узла 49 задержки.

Устройство адаптивной обработки сигналов работает следующим образом.

На входы первого блока 1 задержки первой группы поступают квадратурные составляющие аддитивной смеси сигнала и помех. C входов и выходов этого же блока со сдвигом на период повторения импульсов Т они поступают на входы блока 11 оценки. Пусть U

Ц °,Uxjt Uyj величины, поступающйе на .входы 1-4 блока оценки, тогда в соответствии с,его структурой (фиг. 2) на выходах блоков 14, 19, 26 образу ются соответственно следующие величи. ны

Х Х. 1 У) У 1

Х- У Х

1014127 8 плексных умножителях 10,осуществляющих следующую операцию

12 + О

j )() у t м+к-3+1

5 ° К 3+" С )

; z =Iv.ü

1 ° 1 4Р p--1 на выходе блока 22

На первом выходе блока 11 образуется величина ьЧ =1-В- /c; .

П . 1 1

1а

Это выражение определяет ширину спектра флюктуаций входного процесса, что при обычно выполняющемся условии малого отношения сигнал/помеха на входе эквивалентно ширине спект.1 .ра флюктуаций пассивной помехи. Опе.рация усреднения осуществляется в блоках 14, 19, 26 вначале по (. различным реализациям (в радиолокации по различным элементам разрешения.по дальности J путем суммирования в сумматоре 45, а затем вдоль пачки импульсов на И позициях в сумматоре 46, причем каждый элемент задержки 43 осуществляет запоминание информации на время, равное темпу поступления различных реализаций (элементу разрешения по дальности 1, а каждый блок 44 задержки - на период -следова ния импульсов. Измеренная величина 30 с1Ч поступает в блок 9 управления на компаратор 34, где происходит сравне.ние ее с рядом заданных величин а9к, К 1, й; хранящйхся в ПЗУ 35. По результату сравнения формируетсу код,з соответствующий ближайшему к аЧ значению d9< и поступающий на дешифраторы 36 и 37, преобразующие его в адрес первого и второго ПЗУ, по которому хранятся оптимальные для задан- 4 ного ЛЧк весовые коэффициенты первого с, и второго Ьк фильтров. На втором и третьем выходах блока 11 оцен"

,ки в соответствии с его структурой вычисляются величины где

В результате каждое значение U . становится синфазным, что и обеспе"

S чивает компенсацию фазы -помехи. В сумматор 4 поступают умноженные в блоках 2 первой группы отсчеты вход1ного процесса, и íà его выходе образует в отфильтрованная оТ помехи tlo следовательность Y.= Z y.

j К1 9+К-%м-+ ,которая затемпоступает на вход второго фильтра,где осуществляетсямногоканальная Фильтрация сигнала .с помощью блока 8, обрабатывающего взвешенную в блоках 6 второй группы последовательность величин Q$ . Весовые коэффициенты Ък обеспечивают оптимальные параметры АцХ второго фильтра (ширину полосы пропускания, уровень боковых лепестков ). Алгоритм работы каждого .канала второго фильтра определяется в соответствии с его структурой и структурой блока 8 ЛПФ как

4$ определяющие матрицу двумерного по- 50 ворота квадратурных составляющих входного процесса, умножение на которую входной последовательности компенсирует фазовый сдвиг спектра флюктуаций помехи (а радиолокации доплеровскии сдвиг) и обеспечивает совпадеч

И ние центра полосы непропускания первого фильтра с центром спектра помехи.

Данная операция производится в комп со54 =Я./Q.; 1п ф g. P и j j и j 3

° ° 3 +ð»

Ч =)V-1Å "=О .+10 - х1 л

1 р и

=Е =COSЧ +151ОФ .

К

1-- (j p-1 к-р+ 1) к-р+1 °

-де

° е 4 е»

Ж . = Е =СОЗ М + iaido j4 1 е е

Ме центральная частота настройки данного канала.

Величинысоэ М иэ1т1)У хранятся е в ПЗУ 31, а умножение последовательности чисел Z . = Y- Ь на умножи.Е +Р-1 д 1н тели%.1, Р+„происходит в кьмплексных ° умножйтелях 3.0.

Работа всех блоков устройства синхрониэируется генератором 33 с частотой, определяемой темпом поступления информации (частотой опроса различных элементов разрешения по дальности ).

Соответствующие эпюры приведены на

9. 1 0141 фиг. 10, где номера при управляющих .сигналах соответствуют номерам блоков устройства.

ЭФФективность предлагаемого устройства и известного будет характеризоваться коэффициентом улучшения отношения сигнал/помеха на выходе, имеющего вид (,I.=Й "э R DH(1+лнн™99(р„гkI)DH,16

IA< R Рп - нормированные корреляционные матрицы сигнала и помехи;

H= 4 »9l-) - вектор-столбец весовых

1,,-) коэффициентов второго фильтра;

)) = (g ) - -матрица обработки перво» го фильтра верхней треугольной формы; рв

А - отношение сигнал/помеха по мощности на входе, фильтра;

I - единичная матрица;

Т,% " знаки транспонирования и комплексного сопряжения.

27 10

На фиг. 11 приведены зависимости р., (Ч )и +(4 ), где Ч -,тп - отно-.: сительная разность доплеровских часTot сигнала и помехи; при И 2, К 7 ширине гауссовского спектра флюктуаций помехи относительно периода повторения импульсов.дЦ 0,1 и А -бО дВ.

При этом полагаем, что весовые коэффициенты известного устройства соответствуют средней ширине спектра флюктуацйй помехи дЧ, для чего вводится дополнительный параметр - предполагаемый диапазон ее изменения 4Ч„= 0,050,25, при котором йЧп 0,15. Весовые: коэффициенты предлагаемого устройст-, ва в результате адаптации обеспечивают — -.Приведенные кривые показыftlcIA Ял.

В,Н вают, что выигрыш предлагаемого устройства г.еред известным достигает

6,5 дБ при Q в 0,5.

Таким образом, предлагаемое устройство обеспечивает повышение эффективности обработки сигналов в условиях априорной неопределенности параметров помех.

1014127

1014127

1 014127 фи8 11

ВНИИПИ Заказ 3037/66 Тираж 934 Подписное филиал ППП "Патент", г. Ужгород, ул. Проектная, 4