Устройство для умножения десятичных чисел

 

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДЕСЯ ТИЧНЫХ ЧИСЕЛ, содержащее регистр множителя, регистры кратных множимого и сумматор, отличающееся тем, что, с целью повьшения однородности устройства и сокращения аппаратных затрат, оно содержит регистр множимого, блок преобразот вания Десятичной цифры из единичного нормального в единичный поэиционнь«й код, два счетчика разрядности, регистр фиксации разрядности Множителя , регистр фиксации разрядности множимого и произведения и два элемента И, причем информационные входы регистров множителя и множимого подключены к соответствующим входгал множителя и множимого устройства, выходщ старшего десятичного разряда регистра множителя соединены с соответствующими информационными входами блока преобразования десятичной цифры из единичного нормального .в единичный позиционный код, управляющий вход которого подключен к входу модуляции устройства, информационные выходы блока преобразования десятичной цифры из единичного. нормального в единичный позиционный код подключены к соответствующим управляющим входам регистров кратных множимого, a управлякиций выход блока преобразования десятичной цифры из единичного нормального в единичный ПОЗИЦИОННЫЙ код - к первым управляющим входам регистров множителя и множимого и сумматора, вторые управляющие входы которых подключены к первому управляющему входу устройства , выходы всех десятичных разрядов регистра множителя подключены к соответствующим входам первого счетчика разрядности, выходы которого подключены к соответствующим информационнным вхЬдгм регистра фиксаций раз,рядности множителя, (Л выход стариегб разряда которого подкгаочен к выходу фиксации окончания операции сдвига устройства, a выход младшего разряда - к выходу признака нулевого множителя устройства , выхсзд знака регистра множителя подключен к первс 4у входу первого элемента и, вто|юй вход которого подключен к выходу знака регистра мнoжи 4oro, a выход - к входу СП знака регистра множимого, выходил всех десятичных разрядов регистра м множимого подключеЕол к соответствую00 щим входгм первой группы второго счётчика разрядности, входы второй группы которого подключены к выходам соответствующих десятичшлх разрядов cyMviaTOpa, выходы второго счетчика разрядности подключены к соответствующим инфОЕллационным входам регистра фиксации разрядности множимого и произведения, выход переполнения которого подключен к первому входу второго элемента И, второй, вкод которого соединен с ВЫХОДОК старшего разряда сумматора, a выход - с входом младшего разряда регистра миожи юго, выход младшего разряда регистра фиксации разряд

СОЮЗ СОВЕТСНИХ

РЕСПУБЛИК

3ЦВ G F 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЬЙ КОМИТЕТ СССР

ГЮ ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbffHA (21) 3367439/18-24 (22) 18 ° 12.81. (46) 07.05.83. Бюл. В 17 (72) В.П. Кожемяко, Т.Б. Мартынюк, А.И. Короновский H Л.И. Тимченко (71) Винницкий политехнический институт (53) 681 . 325(088. 8) (56) 1. Авторское свидетельство

СССР 9 652560, кл. Q 06 F 7/39, 1979.

2. Кожемяко В.П. и др. О реали-. зации алгоритмов умножения и вычитания десятичных чисел на оптоэлектронных сумматорах. - Известия вузов. Приборостроение, 1976, М 3, с. 62-65 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

ДЕСЯТИЧНЫХ ЧИСЕЛ, содержащее регистр множителя, регистры кратных миожимого и сумматор, о т л и ч а ю щ ее с я тем, что, с целью повышения однородности устройства и сокращения аппаратных затрат, оно содержит регистр множимого, блок преобразо-. вания десятичной цифры из единичного нормального в единичный позицйонный код, два счетчика разрядности, регистр фиксации разрядности множителя, регистр фиксации разрядности множимого и произведения и два элемента И, причем информационные входы регистров множителя и множимого подключены к -соответствующим входам множителя и множимого устройства, выходы старшего десятичного разряда регистра множителя соединены с соответствующими информационными входами блока преобразования десятичной цифры иэ единичного нормального в единичный позиционный код, управляющий вход которого подключен к входу модуляции устройства, информационные выходы блока преобразования десятичной цифры из единичного

I ,SU„„ I 016780 А нормального в единичный позиционный код подключены к соответствующим управляющим входам регистров крат.ных множимого, а управляющий выход блока преобразования десятичной. цифры из единичного нормального в единичный позиционный код - к первым управляющим входам регистров миожителя и множимого и сумматора, вторые управляющие входы которых подключены к первому управляющему входу устройства, выходы всех десятичных разрядов регистра множителя подключены к соответствующим входам первого счетчика разрядности, выходы которого подключены к соответствующим информационнным входам регист- Е ра фиксации разрядности множителя, выход старшего разряда которого подключен к выходу фиксации окончания операции сдвига устройства, а выход младшего разряда - к выходу признака нулевого множителя уст- Я ройства, выход знака регистра множителя.подключен к первому входу первого элемента И, второй вход которого подключен к выходу знака регистра множимогор а выход — к входу знака регистра множимого, выходы всех десятичных разрядов регистра миожимого подключены к соответствующим входам первой группы второго (счетчика разрядности, входы второй группы которого подключены к выходам соответствующих десятичыцх разрядов сумматора, выходы --второго счетчика разрядности подключены к соответствующим информационным вхо-. дам регистра фиксации разрядности миожимого и произведения, samoa переполнениж которого подключен к первому входу второго элемента И, второй,виод которого соединен с выходом старшего разряда сувв атора, а выход - с входом мларэаего разряда регистра множимого, выход младшего разряда регистра фиксации разряд1016780

10 ности множимого H .произведения подключен к выходу признака нулевого множимого устройства, управляющие входы регистров фиксации разрядности множителя, множимого и произведения подключены к второму управляющему входу устройства, выходы всех разрядов регистра множимого подключены ,к соответствующим первым группам информационных входов регистров кратных множимого, вторая группа информационных входов i-го (i--2,...9) регистра кратных множимого, подключена к первой группе выходов(1 -1) -го регистра кратных множимого, выходы первой группы второго регистра кратных множимого подключены к соответствующим информационным входам третьей группы четвертого регистра кратных множимого, выходы первой

Изобретение относится к вычислительной технике и может быть использовано в оптоэлектронных арифметических устройствах, выполняющих операции над десятичными числами с 5 фиксированной запятой.

Известно устройство для умножения десятичных чисел, содержащее регистр множителя, блок формирования множимого, сумматор, блок управления, первый выход которого соединен с входом управления регистра множителя, выход которого связан с входом блока управления, второй выход которого соединен с входом управления сумматора, информационные входы которого соединены с информационными выхбдами блока формирования множимого, первый и второй входы управления которого соединены соответственно с третьим и четвертым вы- 20 ходами блока управления, информационные входы дополнительного регистра связаны с информационными

Выходами младших тетрад блока формирования множимого, информацион- 25 ные входы старших тетрад которбго подключены к выходам дополнительного регистра, к управляющему входу которого подключен. пятый вход блока управления (1 1.

Умножение осуществляется за чис.ло циклов, равное разрядности десятичных операндов, при этом в каждом цикле осуществляется умножение множимого на один десятичный разряд. множителя, начиная с младшего. Таким образом, к недостатку данного устройства можно отнести значительное время, затрачиваемое на операцию умножения, поскольку каждый гРуппы которого подключены к соответствующим информационным входам третьей группы шестого, седьмого и восьмого регистров кратных множимого, выходы первой группы шестого регистра кратных множимого подключены к соответствующим информационным входам четвертой группы восьмого регистра кратных множимого, выходы вторых групп всех регистров кратных множимого подключены к соответствующим информационным входам сумматора, входы управления суммированием всех регистров кратных множимого подключены к шине суммирования устройства, выхсды сумматора являются выходами младших разрядов произведения уст ройства, а выходы регистра множимого являются выходами старших разрядов произведения устройства. цикл состоит из четырех тактов, по: числу разрядов представления десятичных цифр в двоично-десятичной системе 8-4-2-1.

Наиболее близким к предлагаемому является устройство умножения десятичных чисел, содержащее регистр множителя, сумматор, восемь дополнительных регистров для хранения кратных множимого и девять схем сравнения, входы которых соединены с выходом младшего разряда регистра множителя и выходом разряда признака соответствующих регистров хранения .кратных множимого, причем выходы девяти регистров хранения кратных множимого через соответствующие схемы сравнения подключены к входу сумматора. Выходы каждого регистра хранения кратных множимого, кроме девятого, соединены с входом следующего соседнего регистра (2 .

Недостатком такого устройства является необходимость использования девяти схем сравнения, а также последовательйое формирование девяти кратных множимого на соответствующих регистрах; что в .конечном счете ограничивает быстродействие оптоэлектронного устройства умножения.

Цель изобретения — повышение однородности устройства для умножения десятичных чисел и снижение аппаратных затрат.

Поставленная цель достигается тем, что устройство для умножения десятичных чисел, содержащее регистр множителя, регистры кратных множимого и сумматор, содержит регистр множимого, блок преобразования десятичной цифры, счетчика раэрядности, регистр фиксации разрядности множителя, регистр фиксации разрядности множимого и произведения и два элемента И, причем информационные входы регистров множителя и множимого подключены к соответствующим 5 входам множителя и множимого устройства, выходы старшего десятичного разряда регистра множителя соединены с соответствующими информационными входами блока преобразования десятичной цифры иэ единичного нормального в единичный позиционный код, управляющий вход которого подключен к входу модуляции устройства, информационные выходы блока преобразования десятичной цифры иэ единичного нормального в единичный позиционный код подключены к соответствующим управляющим входам регистров . кратных множимого, а управляющий выход блока преобраэова- 20 ния десятичной цифры иэ единичного нормального в единичный позиционный код — к первым управляющим входам регистров множимого и множителя и сумматора, вторые управляющие входы 25 которых .подключены к первому управляющему входу устройства, выходы всех десятичных разрядов регистра множителя подключены к соответствующим входам первого счетчика разряд- ЗО ности, выходы которого подключены к .соответствующим информационным . входам регистра фиксации разрядности множителя, выход старшего разряда которого подключен к выходу фиксации окончания операции сдвига устройства, а выход младшего разрядак выходу признака нулевого множителя устройства, выход знака регистра множителя подключен к первому входу первого элемента И, второй . 40 вход которого подключен к выходу знака регистра множимого, а выход— к входу знака регистра множимого, выходы всех десятичных разрядов регистра множимого подключены к 45 соответствующим входам первой груп- пы второго счетчика разрядности, входы второй группы которого подключены к выходам соответствующих десятичных разрядов сумматора, выходы 5О второго счетчика разрядности подключены к соответствующим информационным входам регистра фиксации разрядности множимого и произведения, выход переполнения которого подключен к первому входу второго элемента И, второй вход которого соединен с выходом старшего разряда сумматора, а выход - с входом млад шего разряда регистра множимого, вы:ход младшего разряда регистра фиксации разрядности множимого и произведения подключен к выходу признака нулевого множимого устройства, управляющие входы регистров фиксации разрядности множителя, множимого - 65 и произведения подключены к второму управляющему входу устройства, выходы всех разрядов регистра множимого подключены к соответствующим информационным входам первых групп регистров кратных множимого информационные входы второй группы i-ro (i=2 9) регистра кратных множимого подключены к соответствующим выходам первой группы (1 — 1)-го регистра кратных множимого, выходы первой группы второго регистра кратных множимого подключены к соответствующим информационным входам третьей группы четвертого регистра кратных множимого, выходы первой группы которого подключены к соответствующим информационным входам третьей группы шестого, седьмого и восьмого регистров кратных множимого, выходы первой группы шестого регистра кратных множимого подключены к соответствующим информационным входам четвертой группы восьмого регистра кратных множимого, выходы вторых групп всех регистров кратных множь"мого подключены к соответствующим информационным входам сумматора, входы управления суммирования всех регистров кратных множимого подключены к шине суммирования устройства, выходы сумматора являются. выходами младших разрядов произведения устройства, а выходы регистра множимого являются выходами старших разрядов произведения устройства.

На фиг. 1 представлена блок-схема устройства для умножения десятичных чисел; на фиг. 2 — структурная схема блока преобразования десятичной цифры из единичного нормального кода в единичный позиционный код.

Устройство умножения содержит девять регистров 1 кратных множимого, регистр 2 множителя, регистр 3 множимого, сумматор 4, регистр 5 фиксации разрядности множителя, регистр 6 фиксации разрядности множимого и произведения, блок 7 преобразования десятичной цифры, счетчики 8 и 9 разрядности и элементы И

10 и 11. Выходы. старшего К-го десятичного разряда регистра 2 соединены через блок 7 преобразования десятичной цифры с управляющими входами первой. группы 12 девяти регистров 1 кратных множимого, а выходы

13 регистра 2 через счетчик 8 разрядности - с входом регистра 5 фиксации разрядности множителя. Выходы 14 регистра 3 множимого и выходы

15 сумматора через счетчик 9 разрядности связаны с .входами регистра 6 фиксации разрядности множимого и произведения, выходы 16 которого и выход старшего К-го десятичного разряда сумматора 4 через элемент И 10 соединены с входом младшего десятичного разряда регистра 3 множимого. нием сумматора и последующий сдвиг в сторону старших разрядных ячеек содержимого сумматора и регистра множителя.

4. Для каждого разряда множителя повторяются действия пунктов 2 и 3 до тех пор, пока не будет произведено умножение на всех разрядах множителя.

Устройство для умножения десятичных чисел работает следующим образом.

Множимое A записывается в регистр

3 множимого, множитель  — в регистр .2 множителя.

Одновременно с записью сомножителей по управляющим сигналам, поступающим по второму управляющему входу 23 на управляющие входы регистров 5 и 6, производйтся подсчет и запись разрядности сомножителей. Количество разрядов регистров 5 соответствует количеству десятичных разрядов регистра 2 множителя, а количество разрядов регистра б — суммарному количеству десятичных разрядов регистра 3 множимого и сумматора 4. Подсчет разрядности сомножителей выполняется по количеству сработавших десятичных разрядов регистров 2 и 3. При этом счетчиками 8 и 9 разрядности учитывается возможность появления значащих нулей в десятичных разрядах регистров 2 и 3, а равенство сомножителей нулю определяет наличие единицы в младшем разряде регистров 5 и б (приянак Р„). В этом случае операция умножения йрекращается. В случае, когда ни один из сомножителей не равен нулю (Р = О), происходит фор1 мирование девяти кратных множимого на соответствующих регистрах 1 и знака произведения элементом И 11; знак произведения записывается по входу 25 в знаковый разряд регистра 3.

Процесс формирования девяти кратных множимого за пять тактов можно IIpoHJUIRстрировать следующей таблицей, где проставляется кратность формируемых на регистрах 1 кратных множимого. такта 1 2 3 4 5 б 7 8 9

1 1 1

1 2 1

1 2 3

5 6 7

5 б 7

Так, в первом такте во все девять регистров 1 по входам 17 записывается множимое A (его кратность равна 1 ) с выходов регистра

3, все десятичные разряды которого

5 1016780 6

Выходы регистра 3 множимого соединены с входами 17 девяти регистров 1 кратных множимого. Информационные выходы 18 первой группы которых связаны с входами сумматора 4, а информационные выходы 19 второй группы с входами 17 соответствующих соседних старших регистров 1. Причем выходы 19 второго регистра 1 соединены также с входами 17 четвертого регистра 1, выходы 19 которого связаны с входами 17 шестого, седьмого и восьмого регистров 1, а выходы 19 шестого регистра 1 — с. входами 17 восьмого регистра 1. Шина 20 суммирования подключена к входам управления суммирования девяти регистров 1, первый управляющий вход 21 и выход 22 блока 7 hpeобразования десятичной цифры — к управляющим входам регистров 2 и 3 и сумматора 4..Второй управляющий 20 вход 23 соединен с управляющими входами регистров 5 и б, у которых выходы младших разрядов являются выходами признака нулевого сомножителя, а выход старшего разряда ре- 25 гистра 5 является выходом признака фиксаций окончания операций сдвига в регистре 2. Вход 24 блока 7 является его управляющим входом. Выходы знака регистров 2 и 3 через элемент И 11 соединены с входом 25 знакового разряда регистра 3 множимого. По входам множителя и множимого устройства В и A в регистры 2 и 3 поступают соответственно множитель В и множимое А. С выходов П„ и П регистра 3 и сумматора 4 снймаются значения соответсвенно старших и младших разрядов произведения.

Устройство реализует следующий алгоритм умножения десятичных чисел. 40

1. Проверяется равенство множимого и множителя нулю. В случае, если один из сомножителей или оба сомножителя равны нулю, результату присваивается нулевое значение и опера- 45 ция умножения прекращается. В противном случае формируются кратные множимого на соответствующих регистрах и знак результата, который будет положительным при совпадении знаков 5О Номер регистра сомножителей и отрицательным при их несовпадении. Одновременно производится сдвиг содержимого регистра множителя в сторону старших разрядных о тех пор поКа в СТар а 55 2 1 2 1 2 разрядной ячейке не появится старшая значащая цифра множителя.

2. Производится одновременное сравнение цифры старшего разряда множителя и номера каждого кратного множимого., 60

3. При совпадении цифры старшего разряда множителя и данного номера одного иэ кратных множимого осуществляется суммирование соответствующего кратного множимого с содержа- 65 „после этого устанавливаются в ноль, 1016780 кроме знакового, по управляющей последовательности, поступающей по входу 21. Во втором такте происходит суммирование содержимого регистра 1, номера которых являются четными, с содержимым соответствующего предыдущего регистра 1 и получение удвоенного значения множимого А (кратностью 2 ). Во время третьего такта происходит суммирование содержимого третьего, четвертого, седьмого и восьмого регистров 1 с информацией, поступающей с выхода 19 второго и шестого регистров 1 и т-.д. Суммирование.на регистрах 1 осуществляется при поступлении сигналов на управляющие входы 12 соответствующих регистров 1 по шине 20 суммирования. Одновременно с образованием в массиве регистров 1 девяти кратных множимого осуществляется сдвиг множителя В в регистре .2 множителя в сторону старших разрядов по сигналу, поступающему на управляющий вход по входу 21.

Сдвиг осуществляется до.тех пор, пока в самом старшем К-ом десятичном разряде регистра 2 не появится старшая значащая цифра множителя В, что фиксируется сигналом Р2, снимаемым со старшего разряда регистра 5 фик- сации разрядности множителя. После этого при условии, что в массиве регистров 1 сформированы кратные множимого, и при наличии сигнала, поступающего на вход модуляции 24 блока 7, производится преобразование десятичной цифры, записанной в . старшем К-ом десятичном разряде регистра 2 в единичном нормальном коде, в единичный позиционный код, особенностью которого является наличие единицы в той позиции, вес которой соответствует значению цифры, а нуль кодируется единицей в нулевом разряде. Информационные выходы блока 7 соединены с соответствующими управляющими. входами 12 регистров 1 таким образом, что наличие единицы s определенной весовой позиции, соответствующей значению десятичной цифры в К-ом разряде регистра 2, вызывает считывание информации из соответствующего регистра 1 по выходам 18 в сумматор 4 с сохранением записанной в данном регистре 1 информации. Например, нахождение цифры 6 в К-ом разряде регистра 2 приведет при наличии сигнала на входе 24 модуляции блока 7 преобразования к появлению единицы в 6-ом разряде. блока 7, которая, в свою очередь, вызовет считывание информации в сумматор 4 из шестого регистра 1, где хранится шестикратное множимое A. Длительность управляющего сигнала, поступающего на вход 24 модуляции блока 7 преобразования, соответствует времени считывания информации из соответствующего регистра 1 и сдвига информации на один разряд, которое не зависит от разрядности записанной в регистрах информации, а определяется временем, необходимым для считывания наибольшей цифры, которой в десятичной системе счисления является "9".

Таким образом осуществляется умножение на любую десятичную цифру. По окончании перезаписи информации из соответствующего регистра 1 в сумматор 4, т.е. после прекращения действия управляющего сигнала на входе 24 блока 7 по сигналу, посту15 пающему по входу 21 на управляющие входы регистра 2 и сумматора 4, в последних происходит сдвиг содержимого в сторону старших десятичных разрядов. Затем вновь осуществля2 ется умножение на очередную десятичную цифру множителя В. В случае, если в. К-ом разряде регистра 2 десятичная цифра является нулем, наличие единицы в нулевом разряде блока 7 приводит лишь к сдвигу влево содержимого сумматора 4 и регистра 2 ° Поскольку уменьшение разрядности множителя В фиксируется на регистре 5 после каждого сдвига влево. содержимого регистра 2, то появление единицы в нулевом разряде регистра 5 (Р = Ц свидетельству1 ет об окончании-операции умножения.

В какой-то момент при умножении возможно переполнение разрядной сетки

35 сумматора 4. Этот момент фиксируется регистром 6, сигнал с выхода 16 которого на выход элемента И 10 разрешает, связь с выхода старшего К-го десятичного разряда сумматора 4 на

40 вход младшего десятичного разряда регистра 3 таким образом, что дальнейшая перезапись информации из соответствующего регистра 1 производится в сумматор с удвоенной раэряд4 ной сеткой, состоящей иэ суьматора 4 и регистра 3 ° Информация, зафиксированная в .регистре 6, дает представлейие о разрядности результата умножения.

Блок 7 преобразования может, быть

50 реализован на десяти ре,неративных бистабильных оптронах 26 с номерами позиций от О до 9 и модуляторе 27, выход 28 которого подключен к электрическим входам всех оптронов 26. Единичный оптический вход 29 нулевого оптрона 26 и вход модулятора 27 под-, ключены-к управляющему входу блока 7, а единичный оптический выход 30 нулевого оптрона 26 является выходом

60 22 блока 7 преобразования. Единичный оптический вход 29 каждого i-ro оптрона 26, кроме нулевого, является информационным входом 31 блока 7, нулевой оптический вход 32 соединен

65 с единичным оптическим входом 29

1016780

10 соответс=венно (i + 1)-го оптрона.

Оптический выход 30 каждого оптрона

26, кроме нулевого, является информационным выходом блока 7.

Блок 7 преобразования работает следующим образом. При поступлении на единичный вход 29 нулевого оптрона 26 и вход модулятора 27 оптического сигнала происходит.срабатывание соответствующего оптрона 26 и появление на его единичном выходе 30 10 оптического сигнала, который является управляющим сигналом считыванля информации для соответствующего регистра 1. При этом срабатывает тот оптрон 26, на единичный вход 29 ко- 15 торого поступает оптический сигнал, а"на нулевом входе 32 он отсутствует. В случае, когда на обоих входах оптрона 26 либо присутствует, либо отсутствует оптический сигнал, опт-. рон 26 находится в нулевом состоянии и на его выходе 30 оптический сигнал отсутствует. Случай, когда на единичном входе 29 .оптрона 26 оптический сигнал не существует, а на нулевом входе 32 — существует, невозможен при единичном нормальном кодировании информации, которое применяется в оптоэлектронных устройствах и .заключается в том, что каждой десятичной цифре ставится в соответ- 30 ствие количество последовательно сработавших оптронов, равное весу данной десятичной цифры. Таким образом, единичный сигнал может возникнуть только на одном из оптических выходов 30 оптронов 26.

Использование блока 7 позволяет отказаться от традиционных схем сравнения. Этим достигается значительное уменьшение аппаратурных затрат, поскольку одним блоком 7 преобразования заменяется девять схем сравнения, необходимых для выполнения операции сравнения цифр в десятичной системе счисления, а построение блока 7 преобразования на десяти регенеративных бистабильных оптронах повышает однородность оптоэлектронного десятичного. устройства умножения и позволяет организовать считывание информации из соответствующих регистров 1 по оптическому сигналу, поступающему с выхода блока 7 преобразования.

Кроме того, при выполнении устройства. для умножения десятичных чисел на оптоэлектронных регистрах, в в которых использованы регенеративные бистабильные оптроны, а передача информации и управление узлами устройства осуществляется на оптическом уровне, повышается однородность реализации.

1016780 . Составитель Н. Захаревич

Редактор Н. Безродная .Техред С,Мигунова . Корректор И. Шарсти

Заказ 3387/48 . Тираж 706- Подписное

ВНИИПИ Государственного Комитета. СССР по делам изобретений и открытий.

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4