Микропрограммное устройство управления

 

1. МИКРОПРСЯРАЬИНОЕ УСТРОЙСТЮ УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти микрокоманд, первый триггер, первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ, регистр микрокоманд, регистр адреса, блок формирования адреса, причем выходы регистра адреса микрокоманд соединены с адресными входами первого блока памяти микрокоманд, группа адресных выходов регистра микрокоманд соединена с входами первой группы входов блока формирования адреса, первая группа информационных входов устройства соединена с второй группой входов.блока формирования адреса, отличающ е ее я тем, что,, с целью повышения быстродействия и отказоустойчивости устройства, введены первый и второй счетчики, второй, третий и четвертый триггеры, третий блок памяти микрокоманд, блок памяти адресов эталонов, блок анализа , четвертый, пятый, шестой, седьмой , восьмой, девятый, десятый, одиннадцатой, двенадцатый и тринадцатый элементы И, четвёртый, пятый, шестой, седьмой и восьмой эл ленты ИЛИ, дешифратор, первый и второй элементы задержки, первый и второй регистры, первая, вторая и третья .группа элементов ИЛИ, первая, вторая , третья и четвертая группа элементов И, первый и второй сумматоры по модулю два и коммутатор, причшл вторая группа информационных входов устройства соединена с первыми входами элементов И первой группы, выходы КОТО1ЯШ соединены с первыми -входами элементов ИЛИ первой группы, выходы последних соеда нены с входами регистра адреса, .вы-, ходы регистра адреса соединены с адресньми входами блока пгшяти адресов эталонов и второго блока памяS ти микрокоманд, выход которого соединен с информационным входом первого регистра, первый управляющий вход устройства соединен с вторыми входами элементов И первой группы , с первыми входами первого, второго и третьего эл1ементов ИЛИ, с ус тановочными входами регистра микрокоманд и первого триггера, нулевой выход которого соединен с установочн1Л4 входом первого регистpai и первым управляющим входом коммутатора, выход первого элемента И соединен с входом записи .блока памяти адресов эталонов, с входом записи третьего блока памяти микрокоманд, с входом третьего элемента ИЛИ, с входом первого элемента задержки, выход третьего элемента ИЛИ соединен с установочными входам второго и тре .тьего триггеров нулевой выход которого соеда нен с первым входсж второго элемента И, выхода первого регистра соединены с входгши четвертого элемента ИЛИ второй группы, выходы которых соединены с информационными входами регистра микро- . команд, выход четвертого элемента ИЛИ соединен с первым входом третьего элемента И, выход которого

СОЮЗ СОНЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТЮЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbfAO

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И ABT0PCH0hhY СВИДЕТЕХИаСТВУ (21) 3363500/18-24 (22) 10.12.81 (46) 07.05.83. Бюл. В 17 (72) И.П. Барбаш, Г.Ы. Тнмонькин, И.П. Ткачев, Ы.П. Благодарный., В.С. Харченко и С.Н. Ткаченко (-53) 681 . 3 (088. Sl (56) 1. Патент Англии В 1444175, кл. G 4A, 1975, 2. Авторское свидетельство СССР .

В 656066, кл. G 06 F 15/00, G 06 F. 11/00, 1979.*.

3. Авторское свидетельство СССР

В 667968, кл. G 06 F 15/00, 1979 (прототип). (54) (57) 1. ИИКРОПРОГРАИИНОЕ УСТРОЙСТВО УПРАВЛЕНИЯ, содержащее первый и второй блоки памяти микрокоманд, . первый триггер, первый, второй н третий элементы И, первый, второй и третий элементы ИЛИ, регистр микрокоманд, регистр адреса, блок формирования адреса, причем выхо-. ды регистра адреса микрокоманд со« единены с адресныии входаии первого блока памяти микрокоманд, груйпа адресных выходов регистра иикрокоманд соединена с входами первой группы входов блока формирования адреса, первая группа информационных входов устройства соединена с второй группой входов, блока формирования адреса, о т л и ч а ющ е е с я тем, что,. с целью повышения быстродействия и откаэоуатойчивости устройства, введены первый и второй счетчики, второй, третий и четвертый триггеры, третий блок памяти микрокоманд, блок памяти адресов эталонов, блок анализа, четвертый, пятый, щестой, седь-. мой, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый элементы И, четвертый, пятый, шестой, седьмой и восьмой элементы

ИЛИ, дешифратор, первый и второй эле3(5В G 06 F. 9/22; G 06 F 11/00 менты эадержки, первый и второй регистры, первая, вторая и третья .Группа элементов ИЛИ, первая, вторая, третья и четвертая группа элементов И, первый и второй сумматоры по модулю два и коммутатор, причем вторая группа информационных входов устройства соединена с первыми входами элементов И первой группы, выходы которых соединены с первыми .входами элементов ИЛИ первой группы, выходы последних соединены с входами регистра адреса, вы-. ходы регистра адреса соединены с адресныии входами блока памяти адреcos эталонов и второго блока памяти микрокоманд, выход которого со-. Я единен с информационным входом первого регистра, первый управляющий вход устройства соединен с вторыми входами элементов И первой груп пы, с первыми входами первого, второго и третьего элементов ИЛИ, с установочными входами. регистра микрокоманд и первого триггера, кулевой выход которого соединен с установочным входом первого регистра и первым управляющим входом коммутатора, выход первого эле-. мента И соединен с входом записи .блока памяти адресов эталонов, с входом эапнси третьего блока памяти микрокоманд, с вторым входом третьего элемента ИЛИ, с входом первого элемента эадержки, выход третьего. элемента ИЛИ соединен с установочными входамн второго и тре.тьего триггеров, нулевой выход которого соединен с:первым входом второ го элемента И, выходы первого регистра соединены с входами четвертого элемента ИЛИ второй группы, выходы которых соединены с информационными входами регистра микрокоманд, выход четвертого элемента

ИЛИ соединен с первым входом третьего элемента И, выход которого

1016782 соединен с единичным входом второго триггера, единичный выход которого соединен с вторым управляющим входом коммутатора, с инверсным входом четвертого и первым входом пятого элементов И, выходы четвертого и пятого элементов И соединены соответственно с управляющим входом блока формирования адреса и с единичным входом четвертого триггера, единичный выход которого соединен с первым входом первого элемента И, информационные выходы блока памяти адресов эталонов соединены с информационными входами второго регистра, информационные выходы которого соединены с информационными входами пятого элемента

ИЛИ и с входами элементов И второй группы, выход пятого элемента

ИЛИ соединен с первым входом шес.того, инверсными входами седьмого, восьмого, первым инверсным входом девятого элементов И и вторыми входами элементов И второй группы, выходы элементов И второй группы соединены с первыми входами элементов

ИЛИ третьей, группы, выходы которых соединены с группой адресных входов третьего блока памяти микрокоманд, единичный выход первого триггера соединен с входом считывания второго блока памяти микрокоманд и первым входом шестого элемента

ИЛИ, выход которого соединен со счетным входом первого счетчика, а информационные выходы первого счет чика соединены с входами блока ана- лиза, первый выход блока анализа соединен с первым входом десятого и инверсным входом одиннадцатого, элементов И, выход которого соединен с входом четвертого элемента И и управляющими входами элементов И третьей группы, второй выход блока анализа соединен с первым входом седьмого элемента ИЛИ, выход которого соединен с инверсными входами двенадцатого и тринадцатого элементов И и является управляющим выходом устройства, установочный первый и второй тактовые входы устройства соединены соответственно с установленным входом второго счетчика, с входами двенадцатого и тринадцатого элементов И, выход двенаддатого элемента.И соединен с вторыми входами первого, второго и третьего элементов И, выход десятого элемента И соединен с первым информационным входом коммутатора и с единичным входом третьего триггера, выход тринадщатого элемента

И соединен c вторым информационным входом коммутатора, с первыми входами восьмого и девятого элементов И, выход которого соединен с входом одинадцатого элемента И, с вторым входом пятого элемента И и вторым входом первого элемента ИЛИ, выход которого соединен с входом обнуления первого счетчика, выход первого элемента задержки соединен с входом обнуления четвертого триггера и со счетным входом второго счетчика, информационный выход которого соединен с входами элементов

И четвертой группы, с информационными входами блока памяти адресов эталонов н с входами дешифратора, выход которого соединен с вторым входом седьмого элемента ИЛИ, выход шестого элемента И соединен с входом чтения третьего блока памяти микрокоманд, через второй элемент задержки — с вторым входом второго элемента ИЛИ, с инверсными входами элементов И четвертой группы, выходы которых соединены с вторыми входами элементов ИЛИ третьей группы, информационные выходы. первого и третьего блоков памяти микрокоманд соединены соответственно с вторыми и третьими входами элементов ИЛИ второй группы, выход второго элемента

И соединен с входом седьмого элемента И и с инверсным входом шестого элемента И, выход седьмого элемента И соединен с входом чтения первого блока памяти микрокоманд, с вторым входом шестого элемента

ИЛИ, и с входом чтения блока памяти адресов эталонов, выходы микроопераций регистра микрокоманд соединены с вторыми входами элементов

И третьей группы, выходы которых образуют группы выходов микроопераций устройства, выходы контрольного разряда, адресные выходы и выходы.микроопераций регистра микрокоманд соединены с группой информационных входов третьего блока памяти, с группой входов первого сумматора по модулю два,. инверсный выход которого соединен с первым входом восьмого элемента ИЛИ, выходы регистра адреса соединены с входами второго сумматора по модулю два, инверсный выход которого соединен с вторым входом восьмого элемента ИЛИ, выход контрольного разряда регистра микрокоманд соединен с информационным входом второго сумматора по модулю два, выход восьмого элемента ИЛИ соединен с вторым инверсным входом девятого элемента И и с вторым входом восьмого элемента И, выход которого соединен с вторым входом десятого элемента И, группа адресных выходов блока формирования адреса соединена с вторыми входами элементов ИЛИ первой группы.

2. Устройство.по п. 1, о т л ич а ю щ е е с я тем, что блок анализа содержит первый и второй элементы И и элемент ИЛИ, причем пер1016782 вый, второй, третий и четвертый входы группы входов блока соединены соответственно с первым, вторым и третьим входами первого элемента И и с первым входом элемента ИЛИ, выход которого является первым выходом блока, выход первого элемента И соединен с вторым входом элемента ИЛИ, второй, третий и четвертый входы группы входов блока соединены соответственно с первым, вторым и третьим входами второго элемента И, выход которого является вторым выходом блока.

3. устройство по п. 1, о т л и— ч а ю щ е е с я тем, что блок формирования адреса содержит первую, вторую и третью группы элементов И и группу сумматоров по модулю два, причем управляющий вход блока соеди..нен с первыми входами элементов И первой и второй групп, выходы которых образуют соответственно группы

:реса" соединены с адресными входами первого блока памяти микрокомацд, выходы первой- группы выходов регистра микрокоманд соединены с входами первой группы входов блока формирования адреса, входы второй группы входов которого соединены с входами первой группы входов устройства.

В данном устройстве микропрограммы, записанные в первом блоке памяти, разбиты на сегменты. После выполнения каждого сегмента микропрограммы осуществляется его обновление восстановление путем пере1 . записи эталонных значений микроко. манд, входящих в данный сегмент микрокоманд первого блока памяти микрокоманд, из соответствующих. ячеек памяти микрокоманд второго

20 блока памяти.

При зацикливании микропрограмм внутри сегмента, обновление его осуществляется по истечении допустимого промежутка времени, прошедщего с момента начала выполнения микрокоманд, хранящихся в" нем 3).

Недостатками данного устройства являются низкое быстродействие и . низкая отказоустойчивость. Низкое30 быстродействие устройства Обусловлено отсутствием избирательности, .при обновлении информации, т.е. тем, что обновлению подвергается при отказе полностью весь сегмент у микрокоманд, хотя для сохранения .работоспособности устройства уп-.

Изобретение относится к автоматике и вычислительной технике и может быть использовано при проектировании устройств управления цифровых систем.

Известно микропрограммное устройство управления с восстановлением функционирования при сбоях, сОдержащее блок регистров, блок памяти микрокоманд и регистр микрокоманды 1).

Недостатком известного устройства является низкая отказоустойчивость, обусловленная невозможностью автоматического восстановления работо-, способности при устойчивых отказам ячеек блока памяти микрокоманд.

Известно также микропрограммное устройство управления с восстановлением при сбоях, содержащее. блок .регистров, блок памяти микрокоманд и регистр микрокоманды 12).

Недостатком этого устройства является низкая-отказоустойчивость, обусловленная отсутствием автоматического воссч"ановления работоспособности при устойчивых отказах..

Наиболее близким по технической сущности и достигаемому положительному эффекту к предлагаемому является микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый триггер, три элемента И, три элемента ИЛИ, регистр микрокоманд, регистр адреса, блок формирования адреса, причем выходы регистра аднемодифицируемых и модифицируемых частей адресных выходов блока, группа немодифицированных разрядов первой группы входов блока соединена с вторыми входами соответствующих элементов И первой группы, группа модифицированных разрядов первой группы входов блока соединена с первыми входами соответствующих сумматоров по модулю два, выходы которых соединены с вторыми входа» ми соответствующих элементов- И второй группы, входы кода проверяемого логического условия первой группы входов блока соединены с первыми входами соответствующих элементов

И третьей группы, выходы которых соединены с вторыми входами соответствующих сумматоров по модулю два группы, вторая группа входов блока соедйнена с вторыми входами соответствующих элементов И третьей группы.

101б782 равления достаточно обновлять лишь искаженные микрокоманды.

Низкая отказоустойчивость устройства обусловлена тем, что описанная дисциплина его функционирования не обеспечивает. полной защиты от повторного проявления случайных сбоев в первом блоке памяти, а возможность обнаружить ошибки в информации в момент ее считывания из первого блока памяти и выдачи на выход отсутствует. Кроме того, при устойчивых отказах ячеек первого блока памяти микрокоманд последующее обновление информации в нем не приводит к обходу отказавших ячеек и восстановлению соответствующих микрокоманд, вследствие чего устройство становится неработоспособным.

Таким образом, отсутствие изби- 2О рательности при восстановлении информации, невозможность обнаружения ошибок в информации, считываемой из первого блока памяти микрокоманд, а также невозможность восстановле- -25 ния информации при наличии отказавших ячеек в первом блоке памяти снижает быстродействие и отказоустойчивость устройства.

Цель изобретения — повышение бы- ЗО стродействия и отказоустойчивости микропрограммного устройства управлення.

Поставленная цель достигается тем, что в микропрограммное устройство управления, содержащее первый и второй блоки памяти микрокоманд, первый триггер, первый, второй и третий элементы И, первый, второй и третий элементы ИЛИ, регистр микрокоманд, регистр адреса, блок формирования адреса, причем выходы регистра адреса микрокоманд соединены с адресными входами первого блока памяти микрокоманд, группа адресных выходов регистра микроко- 45 манд соединены с входами первой группы входов блока формирования адреса, первая группа информационных входов устройства соединена с второй группой входов блока формирова- 5р ния адреса, введены первый и второй счетчики, второй, третий и четвертый триггеры, третий блок памяти микрокоманд, блок памяти адресов. эталонов, блок анализа, четвертый, пятый, шестой, седьмой, восьмой, девятый, десятый, одиннадцатый, двенадцатый и тринадцатый элементы И, четвертый, пятый, шестой, седьмой и восьмой элементы ИЛИ., дешифратор, первый и второй элементы задержки, первый и второй регистры, первая, вторая и третья группа элементов

ИЛИ, первая, вторая, третья и чет-. вертая группа элементов И, первый и второй сумматоры по модулю два б5 и коммутатор, причем вторая групп.. информационных входов устройства соединена с первыми входами элементов И первой группы, выходы которых соединены с первыми входами элементов ИЛИ первой группы, выходы последних соединены с входами регистра адреса, выходы регистра адреса соединены с адресными входами блока памяти адресов эталонов и второго блока памяти микрокоманд, выход которого соединен с информационным входом первого регистра, первый управляющий вход устройства соединен с вторыми входами элементов И первой группы, с первыми входами первого, второго и третьего элементов ИЛИ, с установочными входами регистра микрокоманд и первого триггера, нулевой выход которого соединен с установочным входом первого регистра и первым управляющим входом коммутатора, выход первого элемента И соединен с входом записи блока памяти адресов эталонов, с входом записи третьего блока памяти.микрокоманд, с вторым входом третьего элемента ИЛИ, с входом первого элемента задержки, выход третьего элемента ИЛИ соединен с установочными входами второго и третьего триггеров, нулевой выход которого соединен с первым входом второго элемента И, выходы первого регистра соединены с входами четвертого элемента ИЛИ второй группы, выходы которых соединены с информационными входами регистра микрокоманд, выход четвертого элемента ИЛИ соединен с первым входом третьего элемента И, выход которого соединен с единичным входом второго триггера, единичный выход которого соединен с вторым управляющим входом коммутатора, с инверсным входом четвертого и первым входом пятого элементов И, выходы четвертого и пятого элементов И соединены соответственно с управляющим входом блока формирования адреса и с единичным входом четвертого триггера, единичный выход которого соединен с первым входом первого элемента И, информационные выходы блока памяти адресов эталонов соединены с информационными входами второго регистра, информационные выходы которого соединены с информационными входами пятого элемента ИЛИ и с входами элементов И второй группы, выход пятого элемента ИЛИ соединен с первым входом шестого, инверсными входами седьмого, восьмого, первым инверсным входом девятого элементов И и вторыми входами элементов И второй группы, выходы элементов И второй группы соединены с первыми входами элементов ИЛИ третьей группы, выходы которых соединены с

1.016782

25 группой адресных входов третьего блока памяти микрокоманд, единичный выход первого триггера соединен с входом считывания второго блока памяти микрокоманд и первым входом шестого элемента ИЛИ, выход 5 которого соединен со счетным входом первого счетчика, а информационные выходы первого счетчика соединены с входами блока анализа, первый выход блока анализа соединен с первым входом десятого и инверсным входом одиннадцатого элементов И, выход которого соединен с входом четвертого элемента И и управляющими входами элементов И третьей группы, второй выход блока анализа соединен с первым входом седьмого элемента ИЛИ, выход которого соединен с инверсными входами двенадцатого и тринадцатого элементов И и является управляющим выходом устрой-. 20 ства, установочный первый и второй тактовые входы устройства соединены соответственно с установленным входом второго счетчика, с входами двенадцатого и тринадцатогб элементов И, выход двенадцатого элемента И соединен с вторыми входами первого, второго и третьего элементов И, выход десятого элемента

И соединен с первым информационным ЗО входом коммутатора и с единичным входом третьего триггера, выход тринадцатого элемента И соединен с вторым информационным входом коммутатора, с первыми входами восьмого и девятого элементов И, выход которого соединен с входом одиннадцатого элемента И, с вторым входом пятого элемента И и вторым входом первого элемента ИЛИ, выход которого соединен с входом обнуле- 4О ния..первого счетчика, выход первого элемента задержки соединен с входом обнуления четвертого триггера и со счетным входом второго счетчика, информационный выход которого соединен 45 с входами элементов И четвертой группы, с информационными .входами блока памяти адресов эталонов и с входами дешифратора, выход которого соединен с вторым вхОдом седьмого 5О элемента ИЛИ, выход шестого элемента И, соединен с входом чтения третьего блока памяти микрокоманд, через второй элемент задержки — с вторым входом второго элемента ИЛИ, с инверсными входами элементов И четвертой группы, выходы которых соединены с вторыми входами элементов ИЛИ третьей группы, информационные выходы первого и третьего блоков па- мяти микрокоманд соединены соответст-6О венно с вторыми и третьими входами элементов ИЛИ второй группы, выход второго элемента И соединен с входом седьмого элемента И и с инверс- ным входом шестого элемента И, выход 65 седьмого элемента. И соединен с входом чтения первого блока памяти микрокоманд, с вторым входом шестого элемента ИЛИ, с входом чтения блока памяти адресов эталонов, выходы микроопераций регистра микрокоманд соединены с вторыми входами элементов И третьей группы, выходы которых образуют группу выходов микроопераций устройства, выходы контрольного разряда, адресные выходы и выходы микроопераций регистра микрокоманд соединены с группой информационных входов третьего блока памяти, с группой входов первого сумматора по модулю два, инверсный выход которого соединен с первым входом восьмого элемента ИЛИ, выходы регистра адреса соединены с входами второго сумматора по модулю два, инверсный выход которого соединен с вторым входом восьмого элемента ИЛИ, выход контрольного разряда регистра микрокоманд соединен с информационным входом второго сумматора по модулю два, выход вос."ьмого элемента ИЛИ соединен с вторым инверсным входом девятого элемента

И и с вторым входом восьмого элемента И, выход которого соединен с вторым входом десятого элемента И, группа адресных выходов блока формирования адреса соединена с вторыми входами элементов ИЛИ первой группы.

Кроме того, блок анализа содержит первый и второй элементы И и элемент ИЛИ, причем первый, второй, третий и четвертый входы группы входов блока соединены соответственно с первым, вторым и третьим входами первого элемента И и с первым входом элемента ИЛИ, выход которого является первым выходом блока, выход первого элемента И соединен с вторым входом элемента ИЛИ, второй, третий и четвертый входы группы входов блока соединены соответственно с первым, вторыч и третьим входами второго элемента И, выход которого является вторым выходом блока.

Кроме того, блок формирования адреса содержит первую, вторую и третью группы элементов И и группу сумматоров по модулю два, причем управляющий вход блока соединен с первыми входами элементов И первой и второй групп, выходы которых образуют соответственно группы немодифицируемых и модифицируемых частей адресных выходов блока, группа немодифицированных разрядов первой группы входов блока соединена с вторыми входами соответствующих элементов И первой группы, группа модифицированных разрядов первой группы входов блока соединена с первыми входами соответствующих сум1016782 маторов по модулю два, выходы которых соединены с вторыми входами соответствующих элементов И второй группы, входы кода проверяемого логического условия первой группы входов блока соединены с первыми

5 входами соответствующих элементов И третьей группы, выходы которых соединены с вторыми входами соответствующих сумматоров по модулю два группы, вторая группа входов блока 10 соединен с вторыми входами соответствующих элементов И третьей группы.

Сущность изобретения состоит в повышении быстродействия микропрограммного устройства управления за 15 счет исключения неискаженных микрокоманд из числа обновляемых, а также в повышении его отказоустойчивости путем осуществления контроля правильности формирования микрокоманд перед их выполнением и автоматического их .восстановления при устойчивых отказах ячеек памяти первого блока памяти микрокоманд.

На фиг. 1 представлена функциональная схема предлагаемого микропрограммного устройства управления; на фиг. 2 — функциональная схема блока анализа; на фиг. 3 — функциональная схема блока формирования адреса.

Микропрограммное устройство управления содержит (фиг. 1) коммутатор 1, первый триггер 2, второй блок 3 памяти микрокоманд, первый регистр 4, четвертый элемент ИЛИ 5, третий элемент И 6, десятый элемент И 7, второй триггер 8, второй сумматор 9 по модулю два, восьмой элемент ИЛИ 10, шестой элемент

ИЛИ 11, первый элемент ИЛИ 12, пер- 40 вый счетчик 13, блок 14 анализа, первый сумматор 15 по модулю два, вторую группу входов 16 устройства, первый вход 17, первую группу элементов И 18, первую группу элементов ИЛИ 19, регистр 20, первый блок

21 памяти микрокоманд, первую группу входов 22 устройства, блок 23 формирования адреса, третью группу элементов И 24, выходы 25 микроопераций устройства, вторую группу .элементов ИЛИ 26, регистр 27 микрокоманды, четвертый элемент И 28, восьмой элемент И 29, первый элемент 30 задержки, второй вход 31 устройства, второй счетчик 32, четвертую группу элементов И 33, третью группу элементов ИЛИ .34, третий блок 35 памяти микрокоманд, шестой элемент И 36, десятый элемент И 37, одиннадцатый элемент И 37, третий 60 элемент ИЛИ 39, третий триггер 40, второй элемент И 41, седьмой элемент И 42, блок 43 памяти адресов эталонов, второй регистр 44, вторую . группу элементов И 45, первый элемент И 46, шестой элемент И 47, пятый элемент ИЛИ 48, тринадцатый элемент И 49, четвертый вход .50, четвертый триггер 51, двенадцатый элемент И 52, третий вход 53 устройства, второй элемент 54 задержки, второй элемент ИЛИ 55, дешифратор

56, седьмой элемент ИЛИ 57, выход отказа устройства 58, выходы группы выходов регистра 27 микрокоманды: выход 59 контрольного разряда, адресные выходы 60, выходы 61 микроопераций, группу 62 информационных входов блока 35, группу адресных входов 63 блока 35, вход 64 чтения блока 35, вход 65. записи блока 35, вход 66 чтения блока 43, группу адресных входов 67 блока 43, вход

68 записи блока 43, группу информационных входов 69 блока 43 памяти.

Блок 14 анализа (фиг. 2) содержит группу входов 70, первый элемент

И 71, элемент ИЛИ 72, первый выход

73, второй элемент И 75, второй выход 76. Блок формирования адреса (фиг. 3) содержит первую группу входов 77, группу выходов 78, первую группу элементов И 79, вторую группу элементов И 80, группу сумматоров 81 по модулю два, третью группу элементов И 82, вторую группу входов 83, управляющий вход 84.

Назначение основных функциональных элементов функциональной схемы микропрограммного устройства управления (фиг. 1) состоит в следующем.

Блок 21 памяти микрокоманд предназначен для хранения и выдачи микрокоманд на регистр 27. Блок 35 памяти предназначен для хранения эталонов отказавших микрокоманд, считываемых при отказе последних из блока 3 памяти микрокоманд. Блок

43 памяти адресов эталонов отказавших микрокоманд предназначен для хранения адресов ячеек памяти блока 35 памяти микрокоманд, в которых записаны эталоны отказавших микрокоманд по данному адресу, т.е. адреса ячеек памяти блока 43 памяти и блока 21 памяти совпадают.

Коммутатор 1 предназначен для формирования сигнала изменения состояния триггера 2 на противоположное. Регистр 4 предназначен для хранения считанной из блока 3 памяти эталонной микрокоманды. Триггер 2 предназначен для управления считыванием эталонной микрокоманды из блока 3 памяти микрокоманд.

Элемент ИЛф 5 и элемент И 6 предназначены для формирования сигйала на S-вход триггера 8. Триггер

8 предназначен для формирования сигнала, изменяющего через коммутатор 1 состояние триггера 2 на противоположное, через элемент И 28 запрещающего выдачу адреса очередной

1016782

10.микрокоманды из блока 23 формирования адреса на регистр 20 адреса, устанавливающего через элемент И 37 триггер 51 в единичное состояние. .Элемент И 7 предназначен для формирования сигнала, управляющего работой коммутатора 1 и устанавливающего триггер 40 в единичное состояние.

Сумматор 9 по модулю два предназначен для проверки соответствия счи- 1 таиной микрокоманды ее адреса .путем проверки суммарной четности адреса, хранящегося на регистре 20, и контрольного признака микрокоманды, поступающего с выхода 59 регистра 27 микрокоманды 7. Если их сумма по модулю два четна, то это свидительствует об ошибке и приведет к выдаче сигнала на элемент ИЛИ 10.

Так как число адресов и соответ2 ствующих им микрокоманд есть вели- чины ограниченные и заранее известные, то для множества четных кодов адресов можно записать в контрольном разряде микрокоманды единицу, а множеству нечетных адресов - ноль. .При этом возможности контроля микрокоманды на правильность формирования существенно. возрастают.

Сумматор 15 по модулю два предназначен для проверки на неискаженность микрокоманды путем суммирова-, ния всех ее разрядов и выдачи в случае четного результата проверки наличие искажения )сигнала на элемент ИЛИ 10. Элемент ИЛИ 10 предназначен для формирования сигнала, идентифицирующего наличие искажения в микрокоманде и выдачу его на элементы И 29 и Зб.

Группа элементов ИЛИ 19 предназначена для передачи. кода операции. с выходов группы элементов И 18 либо адреса очередной микрокоманды с выходов блока. 23 формирования адреса на регистр 20 адреса.

Регистр 20 адреса предназначен для.хранения адреса следующей мик-: рокоманды и выдачи его на адресные входы блоков 3, 21.и 43 памяти. Регистр 27 микрокоманды предназначен для хранения формируемой микропрограммным устройством управления микрокоманды и выдачи ее на входы сумматора 15 по модулю два, на информационные входы блока 35 памяти, выдачи микрооперационной части микрокоманды на информационные входы группы элементов И 24, а адресной части — на входы первой группы входов блока 23 формирования адреса.

Группа входов 22 устройства пред- назначена для передачи сигналов логических условий на блок 23 формирования адреса. Блок 23 формирования адреса предназначен для формирования адреса следующей микрокоманды по коду ее косвенного .адреса, поступающему на первую группу входов адрес- ных выходов 60 регистра 27 микроко-, манды, и по сигналам логических ус-. ловий,.поступающим на вторую группу входов и .выдачи его через группу элементов ИЛИ 19 на регистр 20 адреса.

Группа элементов И 24 предназна-.

0 чена для управления выдачей сигналов микроопераций, поступающих на ее информационные входы, на выходы

25 микрооперацнй устройства.

Счетчик 13 предназначен для под5 счета количества повторных считываний микрокомандь1 с блока 21 памяти и с блока 3 памяти.

Блок 14 анализа предназначен для формирования сигнала на вход элементов И 7 и 38 при достижении содержимым счетчика 13 величины

7 Ь1ч <14 и для Формирования сигнала, идентифицирующего отказ устройства, на элемент ИЛИ 57 при N -= -14..

Счетчик 32 предназначен для формирования адреса ячеек памяти блока

35 памяти, в которые записываются эталоны отказавших микрокоманд, считываемые с блока 3 памяти микрокоманд.

Группа элементов И 33 предназначены для передачи адреса с выходов счетчика 32 на группу элементов

ИЛИ 34.

Группа элементов ИЛИ 34 предназначена для выдачи адресной информации на группу адресных входов бЗ блока

35 памяти.микрокоманд с выходов группы элементов И 33 либо с выходов группы элементов И 45.

Элемент И 28 предназначен для

40 формирования сигнала, запрещающего выдачу адреса очередной микрокоманды с блока.23 формирования адреса при неправильном считывании и записи в регистр 27 микрокоманды текущей микрокоманды. Элемент И 29 предназначен для формирования сигнала, соответствующего записи искаженной ваюкрокоманды в регистр 27 микрокоманды.

Элемент И 36 предназначен для форми50 рования сигнала, ° соответствующего записи в регистр 27 микрокоманды и неискаженной микрокоманды. Элемент

H 37 предназначен для формирования сигнала,.-соответствующего записи в регистр 27 микрокоманды неискаженного эталона отказавшей микрокоманды, считанного с блока 3 памяти микрокоманд. Элемент И 38 предназначен для формирования сигнала, .разреещающего выдачу,микрокоманды с регистра

60 27 микрокомандь1 через группу элементов И 24 на .выходы 25 микроопераций устройства.

Триггер 40 предназначен для управления считыванием информации из блоков 21 и 43 памяти. Триггер 51

1016782

12 начена для формирования модифицированной части адреса очередной микрокоманды. Группа элементов И 82 предназначена для управления подачей

5 кода логического условия модифицирующего модифицируемую часть адреса очередной микрокоманды и выдачу его на группу сумматоров 81 по модулю два.

Группа входов 77 предназначена для передачи на элементы блока 23 формирования адреса немодифицированного кода адреса очередной микрокоманды.

Группа входов 83 предназначена

> для передачи в блок 23 формирования адреса сигналов логических условий с группы входов 22 устройства.

Вход 31 предназначен для выдачи сигнала обнуления на вход счетчика

O 32.

Блок 23 формирования адреса функционирует следующим образом.

Косвенный адрес очередной микрокоманды состоит из трех полей: поле немодифицируемой части адреса; поле модифицируемой части адреса; поле кода проверяемого логического условия.

В зависимости от содержимого третьего поля возможны два режима работы блока формирования адреса.

Первый режим. Содержимое третьего поля косвенного адреса — нулевое. Этот режим соответствует работе микропрограммного устройства управления на линейных участках микропрограмм.

В этом режиме, код косвенного адреса очередной микрокоманды управления поступает на группу входов

77 блока 23. Первое поле адреса поступает иа первые входы элементов

И группы элементов И 79. Второе поле адреса поступает через группу .сумматоров 81 по модулю два на первые входы элементов И группы элементов И 80. При наличии сигнала на управляющем входе блока 84 адрес очередной микрокоманды с выходов групп элементов И 80 и 79 поступает на группу выходов 78 блока.

Второй режим. Содержимое третьего поля косвенного адреса очередной микрокоманды — ненулевое.

Этот режим соответствует формированию адреса очередной микрокоманды в точке ответвления микропрограммы.

Косвенный адрес очередной микрокоманды поступает на группу входов

77 блока 7. Код с первого поля адреса поступает на первую группу входов группы элементов И 79. Код с второго поля адреса поступает на первую группу входов группы сумматоров 81 по модулю два.

Код с третьего поля адреса поступает на первую группу входов предназн чен для формирования сигнала, разрешающего запись информации в блоки 43 и 45 памяти, и уве личивающего содержимое счетчика 32 на единицу. Элемент И 42 предназначен для формирования сигнала на вход считывания информации блоков

21 и 43 памяти и увеличения содержимого счетчика 13 на единицу. Элемент И 46 предназначен для формирования сигнала на входы записи блоков 43 и 35 памяти, на — вход триггера 40 и увеличивающего содержимое счетчика 32 на единицу. Элемент

И 47 предназначен для формирования сигнала на вход 64 считывания блока 1-

35 памяти и обнуляющего через элемент 54 задержки и элемент. ИЛИ 55 регистр 44. Регистр 44 предназначен для хранения адреса эталона отказавшей микрокоманды, хранящегося в блоке 35 памяти микрокоманд считанного с блока 43 памяти.

Группа элементов И 45 предназначена для выдачи кода адреса с регистра 44 на группу элементов ИЛИ 34. 2

Элементы И 52 и 49 предназначены для разрешения подачи тактовых импульсов первой и второй фазы с соответствующих выходов генератора тактовых импульсов не показан j, поступающих с третьего 53 и четвертого 50 входов устройства на его элементв при исправном функционировании устройства и на содержимое счетчика 32.,Цешифратор 56 предназначен для формирования сигнала в момент, когда содержимое счетчика 32 достигнет определенного значения.

Элемент ИЛИ 57 предназначен для формирования сигнала "Отказ уст- 40 ройства". Элемент И 71 предназначен для формирования сигнала при единичном значении первого, второго и третьего входов. Элемент ИЛИ 72 предназначен для формирования сиг- 45 нала, соответствующего содержимому счетчика 13 = 7 и выдачи его на выход 73 блока 14. Элемент И 75 предназначен для формирования сигнала, соответствующего содержимому счет- О чика 13 = 14 и выдачи его на выход

76 блока 14.

Назначение основных функциональных элементов блока 23 формирования адреса фиг. 3) состоит в следующем.

Группа элементов И 80 предназначена для выдачи модифицированной части адреса очередной микрокоманды выходов 78 блока при наличии сигнала на управляющем входе блока 84.

Группа элементов И 79 предназначена 60 для передачи немодифицируемой части адреса на выходы группы выходов

78 блока при наличии сигнала на управляющем входе 84 блока, а группа сумматоров 81 по модулю два предназ-. у

1016782 группы элементов И 82. Код логических условий с группы входов 83 поступает на вторую группу входов группы элементов И 82. Код резуль- тата проверки логических условий с выходов группы элементов .И 82 поступает на входы второй группы входов группы сумматоров 81 по модулю два, где модифицирует содержимое второго поля косвенного адреса очередной микрокоманды. Сигналы с выходов группы сумматоров 81 по модулю два поступают на входы группы информационных входов группы элементов И 80.

При наличии сигнала на входе

84 блока, адрес очередной микрокоманды с выходов группы элементов

И 80 поступает на группу выходов

78 блока 23.

Предлагаемое микропрограммное устройство управления (фиг., 1 ) работает следующим образом.

На входы 53 и 50 поступают так.товые импульсы первой и второй фазы не перекрывающиеся во времени.

На вход 17 перед началом выполнения микропрограммы поступает из центрального устройства управления (не показано ) сигнал "Пуск", запускающий работу устройства. Работа устройства возможна в следующих режимах: выполнение микропрограмм, сбой при считывании микрокоманд, отказ ячейки памяти, в которой хранится считываемая микрокоманда, выполнение вместо отказавшей микрокоманды эталона.

Работа устройства в,первом режиме осуществляется следующим образом.

При поступлении сигнала "Пуск" на вход 17 устройства, код операции с основной .памяти вычислительной системы (не показано )через группы входов 16, группу элементов И 18 и группу элементов ИЛИ 19 поступает на регистр адреса 20 и записывается в нем.

Триггеры 2 и 40, регистры 4, 27 и 44, счетчик 13 обнуляются по нуле-. вому входу. На выходе сумматора 15 по модулю два появляется единичный сигнал, .который открывает через эле- мент ИЛИ 10 элемент И 29 и закрывает элемент И 36.

Далее на вход 53 устройства поступает тактовый импульс первой фазы. Он проходит через элементы И 52, И 41 и 42, на вход 66 считывания блока 43 памяти, управляющий вход блока 21 памяти микрокоманд и через элементы ИЛИ 11 на счетный вход счетчика 13. При этом из блока 21 памяти микрокоманд считывается первая микрокоманда микропрограммы, соответствующая коду операции поступившей в регистр 20 адреса. Через группу элементов ИЛИ 26 она поступа ет на регистр 27 микрокоманды и записывается в нем. Из блока 43 памяти считывается нулевой код. Со,держимое счетчика 13 увеличивается на единицу. Так как содержимое счетчика меньше семи то сигналы на выходах 14 анализа. отсутствуют.

На сумматоре 9 по модулю два производится проверка правильности считывания очередной микрокоманды путем суммирования По модулю два адрес< микрокоманды с выходов регистра 20 и контрольного разряда с выхода 59 регистра 27.микрокоманды.

При неправильном считывании сумма получается четной и на выходе появится сигнал. При правильном считывании сигнала на выходе не будет.

На сумматоре 15 по модулю два производится проверка правильности формирования микрокоманды путем суммирования по модулю два всех ее разрядов ° Если микрокоманда неискажена на выхоце сумматора 15 по модулю два сигнал отсутствует и наоборот.

25.:.Если микрокоманда считана правильно и неискажена, то на выходе элемента ИЛИ 10 сигнал отсутствует.

Тактовый импульс второй фазы с входа 50 устройства поступает

30. через элемент И 49, элемент И 36

:..на вход элемента ИЛИ 12 и элемента И 38. При этом счетчик 13 обнуляется, группа элементов И 24 от..крывается по второму управляюще35 му -входу и сигналы микроопераций .с выходов 61 регистра 27 микрокоманды поступают на выходы 25 микроопераций устройства. Сигнал с выхода элемента И 38 поступает через элемент И 28 на управляющий вход блока 23 формирования адреса.

При этом адрес очередной микрокоманды с выходов блока 23 формирования адреса поступает через группу элементов ИЛИ 19 в регистр 20

45 адреса и записывается в нем.

С приходом очередного тактового импульса первой фазы на вход 53 устройства из блока 21 памяти микрокоманд считывается очередная мик5р рокоманда и микропрограммное устройство функционирует аналогично описанному выше алгоритму.

После выполнения последней микрокоманды микропрограммы, на вход

17 устройства поступает сигнал

"Пуск.".. По этому сигналу код очередной операции с группы входов

16 устройства поступает через группу элементов И 18, группу элементов.

ИЛИ 19 на регистр 20 и записывается в нем.

Далее устройство функционирует аналогично описанному выше алгоритму.

Если после считывания очередной б5 микрокоманды из блока 21 памяти

1016782

10 микрокоманд в регистр 27 микрокоманды, либо сумматор 9 по модулю два, либо сумматор 15 по модулю два обнаружит искажение микрокоманды, То на выходе элемента И 10 появляется сигнал.

При поступлении тактового импульса второй фазы с входа 50 устройства через элемент И 49 на выходе элемента И 29 появляется сигнал, а на выходе элемента И 36 нет. Сигнал с выхода элемента И 29 поступает на первый вход элемента И 7.

Так как на втором входе элемента

И 7 сигнал отсутствует, то сигнал на его выходе не появляется.

Так как на выходе элемента И 36 сиг нал отсутствует, то группа элементов

И 24 закрыта по первому управляющему входу и на управляющий вход блока 23 формирования адреса сигнал не поступает. При этом код микроопераций на выходы 25 устройства не подается, а адрес очередной микрокоманды с выходов блока 23 формирования адреса не передается в регистр 20 адреса, и его содержимое не изменяется.

С поступлением следующего тактового импульса первой фазы с входа

53 устройства, по описанному выше алгоритму, из блока 21 памяти микрокоманд повторно считывается эта же микрокоманда и записывается в . регистр 27 микрокоманды. Содержание, счетчика 13 увеличивается на единицу.

Далее, аналогично описанному выше алгоритму, она проверяется на неискаженность сумматорами 9 и 15 по.модулю два. Если сумматоры 9 и

15 по модулю два не обнаружат искажения микрокоманды, то сигнал на выходе элемента ИЛИ 10 отсутствует.

При поступлении очередного тактового имйульса второй фазы с входа

50 устройства на выходе элементов

И Зб и 38 появляются сигналы, по которым сигналы микроопераций поступают .с регистра 27 микрокоманды на выходы 25 микроопераций устройства, адрес очередной микрокоманды передается в регистр 20 адреса с выходов блока 23 формирования адреса, счетчик 13 устанавливается в нулевое состояние.

С приходом очередного тактового импульса первой фазы на вход 53

: устройства осуществляется считывание из блока 21 памяти микрокоманд

IIo адресу, записанному в регистре

20 адреса, очередной микрокоманды и обработка ее по описанному выше алгоритму.

Если же при повторном считывании микрокоманды сумматоры 9 и 15 по модулю два снова обнаружат искажение микрокоманды, то устройство функционирует аналогично функционированию при обнаружении искажения микрокоманды при первом ее считывании.

Если в течение семи повторных считываний микрокоманды из первого блока 21 памяти ее искажение не исчезает, то в устройстве производится идентификация отказа ячейки памяти блока 21 памяти и устройство переходит в третий режим работы.

При этом содержимое счетчика 13 равно семи и на выходе элемента

ИЛИ 10 существует высокий потенциал, то с приходом тактового импульса второй Фазы на вход 50 устройства на выходе элемента И 7 появляется сигнал, который поступает на единичный вход триггера 40, переводя

его в единичное состояние, а также через четвертый .коммутатор 1, от2Р крытого по первому входу сигналом с инверсного выхода триггера 2, поступает на счетный вход триггера

2 и устанавливает его в единичное состояние. Сигнал с прямого выхода"

25 триггера 2 увеличивает содержимое счетчика на единицу при этом содержимое счетчика становится равным восьми и поступает на управляющий. вход блока 3 памяти микро30. команд.

При этом из блока 3 памяти микрокоманд считывается микрокоманда — эталон отказавшей мнкрокоманды и записывается в регистр 4 и в регистр 27 микрокоманды. Во время считывания микрокоманды — эталона, которое может быть больше интервала времени между моментами появления на входах 53 и 50 тактовых импульсов первой и второй фазы, 40 сигналы на управляющие входы блока

23 Формирования адреса и группы элементов И 24 блокируются путем закрытия по второму входу элемента

И 38 сигналом с первого выхода блока

45 14 анализа. После записи микрокоманды — эталона в регистр 4 на выходе элемента ИЛИ 5 появляется сигнал.

При поступлении очередного тактового импульса первой фазы на вход

5О 53 устройства на выходе элемента

И б появляется сигнал, который поступает на единичный вход триггера 8 и устанавливает его в единичное состояние. С поступлением тактового импульса второй фазы на вход 50 устройства на выходе коммутатора 1 формируется сигнал, переводящий триггер 2 в нулевое состояние и на выходе 51 в единичное состояние, если микрокоманда — эта6О -лон считана из блока памяти 3 микрокоманд без искажений (сигнал на выходе элемента ИЛИ 10 отсутствует J °

С поступлением тактового импуль

65 оа первой фазы на вход 53 устрой1016782

18 ства на выходе элемента И 46 появляется сигнал, который поступает на входы 65 и 68 записи блока

35 памяти и блока 43 памяти соответственно, на элемент ИЛИ 39 и на элемент 30. задержки.

При этом в блоке 35 памяти микрокоманд записывается микрокоманда— эталон отказавшей микрокоманды с выходов регистра 27 микрокоманды по адресу, фоРмируемому счетчиком 32.

В блок 43 памяти записывается адрес, по которому микрокоманда — эта лон записана в блок 35 памяти мик-. рокоманд. Эта адресная информация поступает с выходов счетчика 32 на информационные входы 69 блока

43 памяти и записывается по адресу, поступающему на адресные вхо. ды 67 блока 43 памяти с выходов регистра 20 адреса.

После записи информации .в блоки

35 и 43 триггеры 40, 51 и 8 сигналом, поступающим на их нулевые входы обнуляются, а содержимое счетчика 32 увеличивается на единицу, формируя таким образом адрес следующей свободной ячейки памяти блока 35 памяти. С приходом очередного тактового импульса первой фазы на вход 53 устройства из блока 21 памяти микрокоманд считывается очередная микрокоманда и -устройство функционирует анало- гично описанному выше алгоритму..

Если микрокоманда — эталон отказавшей микрокоманды при считывании из блока 3 памяти микрокоманд записывается регистр 27 ьякрокоманд с искажениями, то на элементе ИЛИ

10 появляется сигнал. При этом сигналы микроопераций на выходе 25 микроопераций устройства не поступают, адрес очередной микрокоманды с выходов блока 23 формирования адреса 23 на регистр 20 адреса не поступает, сигнал на выходе элемента И 38 отсутствует.

С поступлением тактового импульса второй фазы на вход 50 устройства на выходе коммутатора 1 формируется сигнал, переводящий триггер 2 в единичное состояние. При этом иэ блока 3 памяти микрокоманд, микрокоманда — эталон отказавшей микрокоманды считывается повторно, в счетчик 13 записывается единица .(его содержимое становится равным девяти ). Далее микропрограммное устройство функционирует аналогично первому считыванию микрокоманды эталона из блока 3 памяти микрокоманд.

Если при повторном считывании микрокоманда — эталон не искажена, то она обрабатывается аналогично обработке неискаженной микрркоманды при первом ее считывании. Если при

65 ресу, поступающему на его адресные повторном считывании в регистр 27 микрокоманд снова записана искажен- ная микрокоманда, то она считывается из блока 3 памяти микрокоманд третий раз. При этом микропрограммное устройство управления функционирует аналогично как при первом и втором ее считывании.

Если в течение сами считываний микрокоманда — эталон записывается в регистр микрокоманды 27 с искажением, то содержимое счетчика

13 становится равным четырнадцати.

При этом на втором выходе блока

14 анализа появляется сигнал, иден)5 тифицирующий наличие отказа в устройстве. Этот сигнал поступает через элемент ИЛИ 57 на выход 58 отказа устройства и запрещаег выдачу на схему тактовых импульсов первой и второй фазы через элементы

И 49 и 52.

Отказ устройства наступает также, когда число отказавших микрокоманд превышает определенное число ячеек блока 35 памяти микрокоманд.

Если количество отказавших микрокоманд становится равным заданному числу, то на выходе дешифратора %6 появляется сигнал, иденти30 фицируннюй отказ микропрограммного устройства управления.

При повторных обращениях в процессе выполнения микропрограммы к отказавшим микрокомандам, для ко35 торых в блоке 35 памяти микрокоманд записаны микрокоманды — эталоны, устройство функционирует следующим образом.

При поступлении тактового им-

4О. пульса первой фазы на вход 53 устройства из блока 21 памяти микрокоманд и блока 43 памяти параллельно считывается информация и записывается соответственно в регистр

27 микрокоманды и в регистр 44.

45 При этом в регистр 44 записывает-.

"я код адреса микрокоманды --эталона отказавшей микрокоманды, хранящейся в блоке 35 памяти микрокоманд третий режим работы устрой50 ства) .

При этом на выходе элемента

ИЛИ 48 появляется сигнал (в регистре 44 записан ненулевой код ). Этот сигнал блокирует выдачу ин4юрмации

55 через группу элементов H 24."Формирование. сигналор на выходах элементов И 29, 36 и 42 .разрешает формирование сигналов на выходах группы элементов И 45 и на выходе эле-. мента И 47.

Очередной тактовый импульс первой фазы формирует на выходе элемента И 47 сигнал, по которому из блока 35 памяти микрокоманд по ад1016782

20 входы 63 с выходов группы элементов

И 45 через группу элементов ИЛИ 34 считывается микрокоманда - эталон отказавшей микрокоманды и записывается в регистр 27 микрокоманды.

Сигнал с выхода элемента И 47, пройдя через элемент 54 задержки и элемент ИЛИ 55, установит в нулевое состояние регистр 44.

Далее устройство функционирует аналогично как в первом, втором и третьем режимах работы.

Таким образом, избирательность при обновлении информации, т.е. замена при искажении одной из микрокоманд сегмента не всего сегмента микрокоманд, а только отказавшей микрокоманды микрокомандой— эталоном и последующее ее использование вместо отказавшей позволяет существенно повысить быстродействие микропрограммного устройства управления.

Кроме того, выполнение вместо отказавших микрокоманд соответствую5 щнх им микрокоманд. — эталонов, хранящихся в третьем блоке памяти мнкрокоманд позволяет существенно повысить отказоустойчивость функционирования микропрограммного уст10 ройства управления, позволяет использовать его в системах с накоплением отказов, Применение предлагаемого устройства управления в качестве .микропрограммного устройства управления, позволит повысить быстродействие и отказоустойчивость последних.

1016782

1016782

6uz. 1

Составитель И. Сигналов

Редактор Ю. Середа ТехредЖ.Кастелевич Корректор М. Шароши

Заказ 3387/48 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4