Устройство для контроля оперативной памяти

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ .ОПЕРАТИВНОЙ ПАМЯТИ, содержамее первый счетчик, выходы которого ЯВЛЯ-, ются адресными выхода и устройства, вход первого счетчика подключен к выходу первого эелемента ЗАПРЕТ, первый вход которого подключен к выходу.первого одновибратора, второй вход первого элемента ЗАПРЕТ подключен к первому входу первого одновибратора и к одному из входов информационного регистра, выходы которого являются информационными выходами устройства, второй вход первого одновибрато ра подключен ко входу блока управления, к одному из входов сумматора и к выходу первого счетного триггера, вход которого подключен к соответствующему выходу первого счетчика, выход сумматора подкгаочен к первым управляющим входам коммутаторов первой группы , выходы которых подключены к другим входам информационного регист. ра, в торой и третий управляющие входы коммутаторов первой группы под-, ключены соответственно к прямому и инверсному выходам второго счетного триггера, четвертые входы коммутаторов первой группы подключены к . выходам соответствующих коммутатоpolB . второй группы, одни и другие входы которых подключены к выходам соответственно второго и третьего счетчиков, входы второго и третьеГб счетчиков подключены к первому выходу блока управления, второй и третий выходы которого подключены соответственно к пятому и шестсму входам кокмутаторов первой группы, четвертый выход блока управления является управляющим выходом устройства , о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, оно содержит дешифратор , элементы И, элементы ИЛИ, второй одновибратор и второй элемент ЗАПРЕТ, выход которого подключен ко второму входу первого элемента ЗАПРЕТ , первый и втсдаой входы второго элемента ЗАПРЕТ подключены соответственно к первому выходу блока управления и к выходу второго одновиб: ратод а, вход которого подключен к выходу первого элемента И, первый вход первого элемента И подключен к одному из выходов дешифратора, к одному из входов элемента И и к установочному входу второго счетного Триггера, счетный вход коto jToporo подколочен к выходу первого 4 элемента ИЛИ, первый и второй входы первого элемента ИЛИ подключены соСО ответственно к выходу второго элемента ЗАПРЕТ и к выходу первого счетного триггера, второй вход первого элемента И подключен к четвертому выходу блока управления, третий вход первого элемента И подключен к соответствующему выходу первого счетчика и другому входу второго элемента И, выход которого подключен к седьмому входу коммутаторов rpynru, другие выходы дешифратора подключены ко входам второго элемента ИЛИ, выход которого подклочен к третьему входу первого одновибратора, вхоф дешифратора подключены ко-второму и третьему выходам блока управления.

„„Su„„l 024990 А

СОЮЗ СОВЕТСНИХ соцИАлистичесних

РЕСПУБЛИН

Э(5П 6 11 С 29 00 1 « «у«у»

«

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3396652/18-24 (22) 05.02. 82 (46) 23.06.83. Бюл. Р 23 (72) О.В. Летнев, И.С. Шакарьянц, Е.П. Л«ебелева и В.A. Реэваи (53) 681.327.6(088.8) (56) 1. Авторское свидетельство СССР

Р 547837, кл. 0 11 С 29/00, 1976.

2. Авторское свидетельство СССР по эаявке В 2988371/18-24, кл. G 1 1 С 29 /00, 1 9 80 (прототип) (54)(57) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ,ОПЕРАТИВНОЙ ПАМЯТИ, содержащее первый счетчик, выходы которого явля-, ются адресными выходами устройства, вход первого счетчика подключен ы. выходу первого эелемента ЗАПРЕТ, первый вход которого подключен к выходу. первого одновибратора, второй вход первого элемента ЗАПРЕТ нодключен к первому входу первого одновибратора и к одному иэ входов информационного регистра, выходы которого являются информационными выходами устройства, второй вход первого одновибратора подключен ко входу блока управления, к одному иэ входов сумматора и к выходу первого счетного триггера, вход которого подключен к соответствующему выходу первого счетчика, выход сумматора подключен к первым управляющим входам коммутаторов первой группы, выходи которых подключены к другим входам информационного регист ра, второй и третий управляющие sxoды коммутаторов первой группы под-. ключены соответственно к прямому и инверсному выходам второго счетного триггера, четвертые входы коммутаторов первой группы подключены к выходам соответствующих коммутаторов, второй группы, одни и другие .входы которых подключены к выходам соответственно второго и третьего счетчиков, входы второго и третьего счетчиков подключены к первому выходу блока управления, второй и третий выходы которого подключены соответственно к пятому и шестому входам коммутаторов первой группы, четвертый выход блока управления является управляющим выходом устройства, отличающееся тем, что, с целью повышения достоверности контроля, оно содержит дешифратор, элементы И, элементы ИЛИ, второй одновибратор -и второй элемент

ЗАПРЕТ, выход которого подключен ко второму входу первого элемента ЗАПРЕТ, первый и второй входы второго щ

O элемента ЗАПРЕТ подключены соответственно к первому выходу блока управления и к выходу второго одновиб. ратора, вход которого подключен к выходу первого элемента И, первый вход первого элемента И подключен к Я одному иэ выходов дешифратора, к одному иэ входов второго элемента И и к установочному входу второго счетного триггера, счетный вход ко торого подключен к выходу первого элемента ИЛИ, первый и второй входы первого элемента ИЛИ подключены соответственно к выходу второго элемента ЗАПРЕТ и к выходу первого счетного триггера, второй вход первого элемента И подключен к четвертому выходу блока управления, третий вход первого элемента И подключен к соответствующему выходу nepsoro счетчика и другому входу второго элемента Й, выход которого подключен к седьмому входу ксимутаторов первой группы, другие выходы дешифратора подключены ко входам второго элемента ИЛИ, выход которого подключен к третьему входу первого одновибратора, входы дешифратора подключены ко второму и третьему выходам блока управления.

1024990

Изобретение относится к вычислительной технике и может быть использовано для контроля оперативных запоминающих устройств.

Известно устройство для контроля оперативной памяти, содержащее первый счетчик, регистр числа и блок управления, подключенные к выходным шинам устройства, счетный триггер, формирователь, элемент И, основные и дополнительные коммутаторы, вто- l0 рой и третий счетчики (1) .

Недостатком этого устройства является невысокая достоверность контроля.

Наиболее близким техническим ре- 5 шением к изобретению является устройство для контроля блоков оперативной памяти, содержащее блок управ.ления, регистр числа, элемент И, первый счетный триггер, Формирователь импульсов, основные и дополни-. тельные коммутаторы, полусумматор и счетчики (2) .

Недостатком данного устройства является невысокая точность контроля, поскольку оно не выявляет потерю информации в статических запоминающих устройствах при длительной паузе обращения к какому-либо столбцу, а также не позволяет контролиро". вать правильность регенерации динамических интегральных схем памяти

Пелью изобретения является повышение точности достоверности контроля, Поставленная цель достигается тем, что устройство для контроля оперативной памяти, содержащее счет.чик, выходы которого являются адресными выходами устройства, вход пер" вого счетчика подключен к выходу пер- 40 вого элемента ЗАПРЕТ, .первый вход которого подключен к выходу первого одновибратора, второй вход первого элемента ЗАПРЕТ подключен к Мерному входу первого одновибратора и одно- 45 му из входов информационного регистра,. выходы которого являются информационными выходами устройства, второй вход первого одновибратора подключен ко входу блока управления, к одному из входов сумматор.а и к выходу первого счетного триггера, вход котрого подключен к соответствующему выходу первого .счетчика, ВыхОд сумматора подключен к первым управляющим входам коммутаторов первой .группы, выходы которых подключены к другим входам информационного регистра, второй и третий управляющие входы коммутаторов первой группы подключены соответственно к

60 прямому,и инверсному выходам второ.го счетного триггера, четвертые, входы коммутаторов первой группы подключены к выходам соответствующих коммутаторов второй группы, одни и 65

2 другие. входы которых подключены, выходам соответственно второго и третьего счетчиков, входы второго и третьего счетчиков подключены к первому выходу блока управления, второй и третий выходы которого подключены соответственно к пятому и шестому входам коммутаторов первой группы, четвертый выход блока управления является управляющим выходом устройства, содержит дешифратор, элементы И, элементы ИЛИ, второй

Одиовибратор и второй элемент ЗАПРЕТ, выход которого подключен ко второму входу первого элемента ЗАПРЕТ, первый и второй входы второго элемента ЗАПРЕТ, первый и Второй ,входы второго элемента ЗАПРЕТ подключены соответственно к первому выходу блока Управления и к выходу второго одновибратора, вход которого подключен к выходу первого элемейта И, первый вход первого элемента И подключен к одному из выходов дешифратора к одному из входов второго элемента И и к установочному входу второго счетного триггера, счетный вход которого подключен к выходу первого элемента ИЛИ, первый и второй входы первого элемента

ИЛИ подключены соответственно к выходу второго элемента ЗАПРЕТ и к выходу первого счетного триггера, второй вход первого элемента И подключен к четвертому выходу блока управления, третий вход первого элемента И подключен к соответствующему выходу первого счетчика и дру-. гому входу второго элемента И, выход которого подключен к седьмому входу коммутаторов первой группы, другие выходы дешифратора подключены ко входам второго элемента

ИЛИ, выход которого подключен к третьему входу первого одновибрато-, ра, входы дешифратора подключены ко. второму и третьему выходам блока управления.

На Фиг .. 1 приведена блок-схема устройства,на фиг. 2 - блок-схема управления устройства..

Устройство содержит блок T управления с выходом 2, информационный регистр 3, дешифратор 4, счетчик 5, имеющий размерность и fog< A, где .

A - копичество адресов, и предназначенный для Формирования кода ад-, реса счетный триггер 6, одновибратор 7, счетный триггер В, элемент

ЗАПРЕТ 9,.группу коммутаторов 10,. сумматор 11, группу коммутаторов 12, счетчик 13, счетчик 14, блок 15 оперативной памяти, вход 1б счетчика являюачйся — + 1 -м выходом счети

2 чика, выходы 17-19 блока управления, элемент ИЛИ 20, элемент И 21, одновибратор 22, элемент ЗАПРЕТ 23, эле1024990 мент ИЛИ 24, элемент И 25, входную

26 и выходную 27 шины..

Блок 1 управления содержит кнопку 28, переключатели 29 и 30 кода теста, антидребезговые триггеры 31 и 32, генератор 33 тактовых импульсов, в качестве которого может быть использован любой стандартный генератор импульсов, например Г5-48-, дешифратор 34 кода теста, элементы

И 35-38, элемент ИЛИ 39, элемент

И 40 °

Блок управления (фиг. 21 предназначен для выдачи на выходах 18 и 19 с помощью переключателей (или проГраммно) кода выбранного контрольного теста. Выход 2 блока 1 управления управляет режимом работы "Запись - считывание". Выход 17 предназначен для выдачи тактовой.последовательности импульсов. В режимах теста "Шахматный код" и "Адресный код" во время нечетных подциклов (сигнал "0" на выходной шине 26) про. исходит считывание информации и им.пульсы записи на шине 2 не вырабатываются, во время же четных подциклов сигнал "-1" на шине- 26 разрешает прохождение тактовых импульсов. на выходную шину 2 для каждого кода адреса.. В качестве дешифратора кода.теста 34 может быть использован дешифратор 4 .

При необходимости переключатели

29 и 30 могут быть заменены любым стандартным устройством ввода. Нулевое состояние дешифратора 35 является резервный, и элемент N 36 может остутствовать, поскольку в устройстве реализовано только тритипа тестов.

Одновибратор 7 обеспечивает. выделение отрицательного фронта сигнала.

Счетчик 14 -имеет . разрядность и+1 °

Дешифратор 4 обеспечивает включение илн отключение тех или иных элементов в зависимости от выбранного кода..

Элемент И 21,,. .одновибратор 22 и элемент ЗАПРЕТ 23 обеспечивает задержку обращения к блоку- 15 амяти .при переходе от одного столбца к тугому на время, определяемое пареаетрами одновибратора.22.

Счетный триггер 8 обеспечивает формирование теста типа Шахматный, код". . Счетчики 13 и .14 обеспечивают формирование теста типа "Адресный код

Рассмотрим работу устройства в режиме "Дождь". Двоичный код на шинах 18 и 19 блока 1 управления через. дешифратор 4 обнуляет триггер

8 и блокирует его работу, запирает элемент И 21, а через элемент .

ИЛИ 20 разрешает работу одновибратора 7. Этот же код подключает вы. ход сумматора 11 через коммутаторы

10 ко входу регистра 3. При этом источником инфорьйцин, записываемой в регистр 3, является сумматор 11.

При нажатии кнопки "Пуск" в блоке 1 управления начинает вырабатываться тактовая последовательность импульсов, которая поступает на вход счет10 чиков 13 и 14 и через открытые элементы ЗАПРЕТ 23 и 9 - на вход счетчика 5. В первом подцикле счетчики 5 и 14 работают синхронно от одних и тех же тактов блока 1. При

15 этом на.входах сумматора 11 код одинаковый, а на его выходе низкий уровень, соответствующий записи кода

"0" по адресам памяти. По окончании первого подцикла..одновибратором 7

„р выделяется задний фронт сигнала с выхода. триггера 6, и производится запрет (в элементе 9) одного mayasca продвижения в= счетчик 5. В результате второй подцикл в счетчике

g5 5 закончится на один такт (равный периоду обращения) позже, чем в счетчике 14, и сумматор 11 зафиксирует неравнозначность в конце второго подцикла. Поэтому по втором под цикле эо всех адресах памяти,.кроме последнего, будут записаны коды

"0", а в последнем -. "1". По окончанйи второго подцикла точно также произойдет запрет еще одного импуль са продвижения в счетчик 5. Соот35 ветствеино, неравнозначность зафиксируется в двух последних адресах третьего подцикла, куда и будет записан код "1". Таким образом, блок

15 оперативной памяти, заполненный

40 в первом подцикле всемй нулями, постепенно (начиная с последнего адреса) заполняется s следующих ,.подциклах единицами, т.е. происходит процесс "набегания" единиц, харак45 терный для теста "Дождь". Могда пройдет A подциклов, кЬды на входах сумматора 11. будут инверсными, и блок 15 бУдет .заполнен единицами.

В следующих А подцнклах точно

5О также, начиная с последнего адреса код единиц сменится кодом нулей.

Через 2 А цодциклов заканчивается полный период теста.

Рассмотрим работу устройства при формировании теста типа "Алресный

55 код". В этак случае. управляющие сигналы 18 и 19 с блока 1 подключают, с в одам регистры 3 выходы счетчика 14 (через кавмутаторы 12 и 10).

По-прежнему блокирована работа счет60 ного триггера 8, закрыт элемент И 21 . и разрещена работа одновибратора 7.

Работа коьиутаторов 10 аналогичных их работе в режиме "Дождь" за исключением того, что источником ин, 65. формации является не суьееатор 11, 1024990 а счетчик 14, причем счетчики 14 и

5 имеют расхождение по частоте, равA ное — ..При этом код числа, записываемый в блок 15, меняется с каж» дик адресом. Благодаря наличию коммутаторов 12, управляемых счетчиком

13, обеспечивается подключение к соответствующим разрядам регистра числа 3 различных разрядов счетчика

14. Этим достигается выравнивание динамики работы разных разрядов.

Рассмотрим работу устройства в режиме формирования теста типа "Шахматный код". B этом случае на выходных шинах 18 н 19 блока 1 управления. устанавливается код, запрещающий работу одновибратора 7, открываю щнй элемент.и 21 и разрешающий работу счетного триггера 8. Сигналы с выходов 18 и 19 блока 1,управления и (— + 1} -го выхода счетчика в (че/п г рез открытый элемент И 21) подключают ко входам регистра числа 3 выходы счетного .триггера 8 через коьелутаторы 10.

Прн работе с некоторыми МДП sanoмннающими устройствами статического типа наблюдается потеря информации в отдельных элементах памяти при длительной паузе обращения к какому либо столбцу матрицы памяти. Для обнаружения потери информации в этом случае при контроле тестом Шахматный код" в режиме считывания между столбцами делается пауза длительностью Тр, - до 10(c для динамического ЗУ Тр выбирается в соответствии с нормативной документацией) .

Эта задержке осуществляется с помощью одновибратора 22 с регулируемой длительностью импульса.

В режиме записи элемент И 21 закрыт сигналом с выхода 2 блока 1 управления. Импульсы с выхода 17 через открытые элементы 23 и 9 поступают иа вход счетчика 5, а с выхода элемента 23 через элемент ИЛИ 24 на счетный вход триггера 8. Во время первого такта обращения первого подцикла происходит запись кода "О" в

1О

40 первый адреС блока 15. Затем на выходе счетного триггера 8 появляется

"1", и код "1" записывается во второй адрес блока 15. Далее в третий адрес блока 15 записывается код "О".

Так продолжается до 2" адреса. Таким образом, первая строка первого канала блока 15 заполнена переме-. жающимися "единицами" н нулями. ПосО. и ле заполнения 2 адресов на + 1

2 выходе первого счетчика 5 устанавливается уровень логической "1", который через открытый элемент И 25 поступает на один из управляющих входов коммутатора 10, разрешая тем самым прохождение в следующие 2" тактов обращения сигнала с инверсного выхода триггера 8 на входы регистра 3.

В течение первого подцикла записи каждый канал блока 15 будет заполнен шахматНЫм кодом. В режиме считывания на вымрде 2 блока 1 управления устанавливается сигнал "1", который разрешает работу элементу

И 21. Поэтому после 2 адресов (обращение ко всем строкам одного столб ца), т.е. при переходе к следующему столбцу, сигнал с выхода — + 1 счет. и чика 5 через элемент И 21 запускает. одновибратор 22, выходной импульс которого запрещает прохождение такто» вой последовательности через элемент

23 на счетчик 5 н счетный триггер 8.

В остальном работа происходит так же, как и при записи. При этом проверяется сохранность информации в блоке 15 памяти. Во время второго подцикла записи в блок 15 .будет записан инверсный "Шахматный код", правильность записи и сохранность информации которого проверяется во время второго подцикла считывания..Преимущество предложенного устройства заключаЕтся в более высокой, по сравнению с известными устройствами, точности контроля статических ЗУ, а также в расширении области применения за счет возможности контроля динамических ЗУ.

102 4990

1024990

Ф ъ4

Ф.З

Составитель С. Мустенко

Редактор Н. Пушненкова Техред Т. Фанта КорректорВ. Гионяк

Заказ .4406/49

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

I

l

1

1 !

1

Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и откоытий

113035, Москва, Ж-35, Раушская наб., д. 4/5