Устройство для исправления ошибок

 

УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ ОШИБОК, содержаи ее регистр приема, регистр сдвига блока элементов И, регистр памяти, первый элемент И, матричный дешифратор, первый и второй элементы ИЛИ, первый и второй элементы запрета, первый элемент задержки , причем первый вход первого элемента И является тактовым входом устройства , второй вход первого элемента И подключен к выходу первого элемента запрета и первому входу регистра сдвига второй вход которого соединен с выходом первого элемента И, выход регистра сдвига связан с первым входом регистра приема, выход которого связан с входом матричного дешифратора , группа выходов которого подключена к группе соответствующих входов первого элемента ИЛИ, выход которого соединен с первым входом первого элемента запрета и является сигнальньм выходом устройства, группа выходов регистра памяти подключейа к группе входов блока элементов И, выход ко- , торого связан с вторым входом регист ра приема, вход первого элемента задержки соединен с первым входом второго элемента,запрета, отличаюiil е е с я тем, что, с целью повышения быстродействия коррекции О1иибок, введены дешифратор двойных ошибок, .третий, четвертый и пятый элементы ИЛИ, второй, третий и четвертый элементы И, второй элемент задержки, первый и второй элементы НЕ, причем выход регистра приема подключен к входу дешифратора двойных ошибок, группа выходов которого связана с группой соответствующих входов второго элемента ИЛИ, выход которого соединен с первым входом четвертого эле мента И, второй вход которого подключен к выходу второго элемента задеряс ки и к второму входу второго элемента запрета, первый вход которого соединен с входом второго элемента за (Л держки, выход второго элемента запрета связан с вторым входом третьего с элемента ИЛИ, первый вход которого соединен с выходом четвертого элемента И, выход третьего элемента ИЛИ подключен к входу блока элементов И, о ю si группа выходов регистра памяти связана с группой соответстеукадих входов четвертого элемента ИЛИ, выход которого соединен с входом второго элемента НЕ и первым входом второго 60 О элемента И, второй вход которого cBir- зан с вторым входом третьего элемента И к прдкгяочен к шине Начало коррекции устройства, третий вход третьего элемента И соединен с треть им входом второго элемента И выходом первого элемента НЕ, вход которого подклочен к выходу первого элемента ИЛИ, выход второго элемента НЕ соединен с первым входом третьего элемента И, выход которого подключен к первому входу пятого элемента ИЛИ, второй вход которого

7 0

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) .(11) 3(ю 606F11 08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3409184/18-24 (046795) (22) 22.03.82 (46) 07.07.83. Бал. N 25

;(72) С.А. Пацкевич и Ю.Д. Пашков (53) 681.327.17(088.8) (56) 1. Авторское свидетельство СССР 363979, кл. 4 06 F 11/08, 1971.

2. Авторское свидетельство СССР

736104, кл. 4 06 F. 11/08, 1978 (прототип). (54} (57) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ

OlNROK, содержащее регистр приема, ре- . гистр сдвига блока элементов И, регистр памяти, первый элемент И, мат- . ричный дешифратор, первый и второй

- элементы ИЛИ, первый и второй элементы запрета, первый элемент задержки, причем первый вход первого элемента И является тактовым входом устройства, второй вход первого элемента И подключен к выходу первого элемента запрета и первому входу регистра сдвига, второй вход которого соединен с выходом первого элемента И., выход регистра сдвига связан с первым входом регистра приема, выход которого связан с входом матричного дешифра» тора, группа выходов которого подключена к группе соответствующих входов первого элемента ИЛИ, выход которого соединен с первым -входом первого элемента запрета и является сигнальным выходом устройства, группа выходов регистра памяти подключена к группе входов блока элементов И, выход которого связан с вторым входом регистра приема, вход первого элемента задержки соединен с первым входом второго элемента, запрета, о т л и ч à ю 1 е е с я тем, что, с целью повышения быстродействия коррекции ошибок, введены дешифратор двойных ошибок,,третий, четвертый и пятый элементы

ИЛИ, второй, третий и четвертый эле" менты И, второй элемент задержки, первый и второй элементы НЕ, причем выход регистра приема подключен к входу дешифратора двойных ошибок, группа выходов которого связана с группой соответствующих входов второго элемента ИЛИ, выход которого соединен с первым входом четвертого эле» мента И, второй вход которого подключен к выходу второго элемента задержки и к второму входу второго элемента запрета, первый вход которого соединен с входом второго элемента за" держки, выход второго элемента запре та связан с вторым входом третьего элемента ИЛИ, первый вход которого соединен с выходом четвертого элемей» та И, выход третьего элемента ИЛИ подключен к входу блока элементов И, группа выходов регистра памяти связана с группой соответствующих вхо" дов четвертого элемента ИЛИ, выход которого соединен с входом второго элемента НЕ и первым входом второго элемента И, второй вход которого свя зан с вторым входом третьего эле" мента И и подключен к шине "Начало коррекции" устройства, третий вход третьего элемента И соединен с треть» им входом второго элемента И и с выходом первого элемента НЕ, вход: которого подключен к выходу первого элемента ИЛИ, выход второго weмента НЕ соединен с первым входом третьего элемента И, выход которого подключен к первому входу пятого элемента ИЛИ, второй вход которого

1027730 связан с выходом первого элемента задержки, выход пятого элемента ИЛИ соединен с вторым входом первого эле.

Изобретение относится к вычислительной технике и может быть использовано в устройствах переработки и передачи дискретной информации.

Известно устройство, содержащее регистр приема, матрицу, регистр сдви га, элемент И, элемент ИЛИ, элемент запрета., элемент фиксации окончания приема кодовой комбинации 1,).

Недостатком устройства является 10 возможность исправления линь одиночных ошибок.

Наиболее близким к предлагаемому является устройство, содержащее регистр приема, регистр сдвига, матрич- !5 ный дешифратор,.дешифратор одиночных ошибок, первый и второй элементы ИЛИ, блок элементов И, регистр памяти, элемент И„ первый, второй, и третий элементы запрета, элемент задержки, ур первый вход элемента И является пер" вым входом устройства, второй вход элемента И с:оединен с первым входом регистра сдвига и выходом первого элемента запрета, а выход - с вторым д5 входом регистра сдвига, выход которого соединен с первым входом регистра приема, выход которого соединен с входом матричного дешифратора, выходы которого соединены с входами первого элемента ИЛИ, выход которого соединен с первым входом первого элемента запрета и выходом устройства, вход дешифратора одиночных ошибок соединен с выходом, регистра приема, а его выходы подключены к входам З5 второго элемента ИЛИ, выход которого подключен к второму входу второго элемента запрета, выход которого соединен с первым входом третьего элемента запрета, второй вход которого 40 соединен с выходом первого элемента ИЛИ, а выход - с вторым входом, блока- элементов И, первый вход блока элементов И соединен с выходом регистра памяти, а выход блока элемен- 45 тов И подключен к второму входу регистра приема, второй вход устройства соединен с первым входом второго элемента запрета, вход первого элемента задержки подключен к выходу второго элемента И. мента запрета и входом элемента за— держки, выход которого подключен к второму входу первого элемента запрета 3 2 3„

Недостатком устройства является низкая скорость коррекции ошибок.

Цель изобретения — повышение быстродействия коррекции ошибок.

Поставленная цель достигается тем, что в устройство для исправления ошибок, содержащее регистр приема, регистр сдвига блока элементов И, регистр памяти, первый элемент И, матричный дешифратор, первый и второй элементы ИЛИ, первый и второй элемен. ты запрета, первый элемент задержки,. причем первый вход первого элемента И является тактовым входом устройства, второй вход первого элемента И подключен к выходу первого элемента запрета и первому входу регистра сдвига, второй вход которого соединен с выходом первого элемента И, ; выход регистра сдвига связан с первым входом регистра приема, выход которого связан с входом матричного денифратора, группа выходов которого подключена к группе соответствующих входов первого элемента ИЛИ, выход которого соединен с первым входом первого элемента запрета и является сигнальным выходом устройства, группа выходов регистра памяти подключена к группе входов блока элементов И, выход которого связан с вторым входом регистра приема, вход первого элемента задержки соединен с первым входом второго элемента запрета, введейы дешифратор двойных ошибок, третий, четвертый и пятый элементы ИЛИ, второй, третий и четвертый элементы И, второй элемент задержки, первый и второй элементы НЕ, причем выход регистра приема подключен к входу денифратора двойных ошибок, группа выходов которого связана с группой соответствующих входов второго элемента ИЛИ, выход которого соединен

102773

Э с первым входом четвертого элемента И, второй вход которого подключен к выходу второго элемента задержки и к второму входу второго элемента запрета, первый вход которого соединен с входом второго элемента задержки, выход второго элемента запрета связан с вторым входом третьего элемента ИЛИ первый вход которого соединен с выходом четвертого элемента И, выход тре- 1ц тьего элемента ИЛИ подключен к входу блока элементов И, группа выходов регистра памяти связана с группой соответствующих входов четвертого элемента ИЛИ, выход которого соединен с вхо- 5 дом второго элемента HF и первым входом второго элемента:.И, второй вход которого связан с вторым входом третьего элемента И и подключен к шине

"Начало коррекции" устройства, третий вход третьего элемента И соединен с третьим входом второго элемента И и с выходом первого элемента HF, вход которого подключен к выходу nepaoto ,элемента ИЛИ, выход второго элемента НЕ соединен с первым входом третьего элемента И, выход которого подключен к первому входу пятого элемента ИЛИ, второй вход которого .связан с выходом первого элемента задержки, выход пятого элемента ИЛИ со- О

30 единен с вторым входом первого элемента запрета, вход первого элемента задержки подключен к выходу второго элемента И.

На чертеже приведена структурная З5 схема устройства.

Устройство содержит регистр приема," регистр 2 сдвига, блок 3 элементов И-, регистр 4 памяти, элемент И.5 матричный дешифратор 6, дешиф- 4о ратор 7 двойных ошибок, элементы

ИЛИ 8-11, элемент запрета 12, элемент И 13, элемент 14 запрета, элемент ИЛИ 15, элемент 16 задержки, элемент НЕ 17, элемент 18 задержки, 45 элемент И 19 и 20, элемент НЕ 21, шину 22 тактовых импульсов, шину 23

"Начало коррекции", шину 24 нфкончание коррекции".

Дешифратор 6 представляет собой де-1О шифратор рабочих кьдовых комбинаций.

ДешиФратор 7 двойных ошибок построен аналогично матричному дешифратору 6, он выделяет кодовые комбинации, содержащие двойные ошибки.

Регистр 4 памяти предназначен для запоминания номера разряда искажение информации в котором наблюдается ус0 4 тойчиво. Регистр 4 кодовыми нинами через блок 3 элементов И соединен с регистром l приема. Управляющий сиг- нал яа открытие блока 3 элементов И поступает из третьего элемента ИЛИ 8, Устройство работает следующим об- разом.

Перед приемом кодовой комбинации регистр 1 приема устанавливается в ноль. Если принятая кодовая комбинация онибки не содержит, то на выходе матричного дешифратора 6 возбуждает" ся шина, соответствующая принятой рабочей кодовой комбинации. На выходе элемента НЕ 17 формируется нулевой сигнал; который запрещает прохождение сигнала "Начало коррекции" через элементы И 19 и 20. На нине 24 "Оконча- ние коррекции" устанавливается единичный сигнал.

Пусть все разряды регистра 4 памяти установлены в ноль, т.е. предположим, что нет такого разряда, искажение информации в котором наблюдается устойчиво. В этом случае на выходе элемента ИЛИ 9 будет нулевой сигнал, который закроет элемент И 19 и будет держать открытым через элемент НЕ 21 элемент И 20. Пусть на регистр I приема поступила кодовая комбинация, име ющая одиночную онибку. Э этом случае ни одна из шин дешифраторов 6 и

7 не возбуждается..На выходе элемента НЕ 17 Формируется единичный сигнал, который разрешает прохождение сигнала "Начало коррекции" через элемент И 20. Сигнал "Начало коррекции" с выхода элемента И 20 проходит через элемент ИЛИ 15 и элемент. 12 запрета, переводит в единичное состояние младний разряд регистра 2 сдвига и обеспечивает прохождение тактовых импульсов по вине ?2 через элемент И 5.

Тактовые импульсы поступают на вход регистра 2 сдвига и обеспечивают перемещение единицы в регистре сдвига, последовательно инвертируя содержимое разрядов регистра l. Каж" дый приемный элемент регистра 1 изменяет свое состояние при записи единицы в связанный с ним разряд регистра сдвига и возвращается в исходное состояние при записи в этот раз" ряд нуля. Как только в результате этой коррекции будет получен правильный код (рабочая кодовая комбинация ), возбуждается одна из шин матричного денифратора 6, на выходе элемен- та ИЛИ 10 устанавливается единичный

27730 6 ким образом, в случае коррекции ошибки возбуждается одна из шин матричного дешифратора 6, и сигнал с выхода элемента ИЛИ 1О поступает на вход элемента 12 запрета, запрещая тем самым прохождение сигнала "Начала коррекции" на вход элемента И 5. Этот же го отказа (неисправности кодовой шины

S 10 сигнал, а на выходе элемента 12 запрета - нулевой сигнал,. Последний прекращает прохождение тактовых импульсов с шины 22 через элемент И 5 на регистр 2 сдвига. На шине "Оконцание коррекции" устанавливается единичный сигнал.

Если ошибка в одном и том же разряде повторяется несколько раз, что свидетельствует о наличии устойчивото в соответствующий разряд регистра 4 памяти заносится единица. Наличие единицы в одном из разрядов регистра 4 памяти фиксируется элементом ИЛИ 9, сигнал с выхода которого открывает по первому входу элемент

И 19 и через элемент HF. 21 закрывает элемент И 20.

При наличии единицы в одном из разрядов регистра 4 памяти и отсутст" вии ошибок в кодовой комбинации работа устройства не отличается от изложенного выше. Пусть один из разрядов регистра 4 памяти содержит единицу и в принятой кодовой комбинации содержится одиночсигнал поступает на шину 24 "Окончание коррекции".

1О Менее вероятным оказывается случай, когда одна из кодовых шин неисправна (присутствует единица в одном из разрядов регистра 4 памяти ), а в кодовой комбинации имеет место одиночная ошиб15 ка в другом разряде. R этом случае, после описанного выше поразрядного сложения по модулю два содержимого регистра 1 приема с содержимым регистра 4 памяти, одиночная ошибка перево20 дится в двойную. В результате этого возбуждается одна из иин дешифратора 7 двойных ошибок. Элемент 16 задержки осуществляет задержку сигнала

"Начала коррекции" на время, необходи

25 мое для надежной переписи содержимого регистра 4 памяти в регистр 1 приема для сложения с его содержимым по ная .ошибка. В этом случае ни одна из шин матричного дешифратора 6 и дешифратора 7 двойных ошибок не возбуждается. Нулевой сигнал с выхода элемента ИЛИ 10, пройдя через элемент

HE 17, открывает по третьим входам элементы И 1 9 и 20. Причем в данном случае элемент И 19 по первому входу открыт, а элемент И 20 закрыт. Сиг" нал "Начало коррекции", пройдя через элемент И 19, поступает на вход элементов 16 и 18 задержки, а также через элемент 14 запрета, и элемент

ИЛИ 8 открывает блок 3 элементов И.

Содержимое регистра 4 памяти поступает в регистр 1 приемных элементов, изменяя состояние соответствующего разряда кодовой комбинации (выполняется операция поразрядного сложения по модулю 2 ). В результате оди-ночная ошибка либо сводится к двойной, либо преобразуется в рабочую кодовую комбинацию. Более вероятным является второй вариант, так как единица в данном разряде регистра 4 памяти говорит о неисправности кодовой шины этого разряда. Следовательно, если неисправна одна из кодовых шин и в кодовой комбинации присутствует одиночная ошибка, то вероятнее всего, что она возникла в разряде, имеющек неисправную кодовую шину. Тамодулю два. После этого сигнал с выхода элемента 16 задержки запрещает проЗ0 хождение сигнала "Начало коррекции" через элемент 14 запрета, это приводит к закрытию блока 3 элементов И по аторому входу. В то же время сигнал с

L выхода элемента 16 задержки держит от" крытым по второму входу элемент И 13.

Сигнал, возникший на одной из шин дешифратора 7 двойных ошибок, проходит через элемент ИЛИ 11, открытый по вто рому входу элемент И 13, схему ИЛИ S

40 и вновь открывает блок 3 элементов И, разрешая тем самым повторное сложение по модулю два содержимого регистра 1 приема с содержимым регистра 4 памяти.

В результате этого двойная ошибка сво ,дится к первоначально присутствующей в кодовой комбинации одиночной оиибке. Элемент 18 задержки предназначен для задержки сигнала "Начало коррекции" на время, необходимое для описанной выше двойной пересылки содержи50 мого регистра 4 памяти в регистр I приема. Сигнал с выхода элемента 18 задержки проходит через элемент

ИЛИ 15, элемент 12 запрета, переводит в единичное состояние младший разряд

SS регистра 2 сдвига и обеспечивает.:прохождение тактовых импульсов через элемент И 5. Далее устройство работает аналогично описанному случаю, когда

Таким образом, предлагаемое устройство выполняет те же Функции, что и прототип, однако скорость исправле7 102 имелась одиночная ошибка в кодовой комбинации и не было ни .одной единицы в регистре 4 памяти.

Пусть в одном из разрядов регист-. ра 4 памяти находится единица, а в кодовой комбинации, принятой на регистр 1 приема, имеет место двойная ошибка. В этом случае сигнал "Начало коррекции" с выхода элемента И 19 проходит через элемент 14 запрета, элемент ИЛИ 8 и открывает блок 3 .элементов И. Содержимое регистра 4 памяти поступает в регистр 1 приема и складывается с его содержи.- . мым ho модулю два. Я результате двойная ошибка сводится к одиночной. Сигнал "Начало коррекции" кроме того, задержанный элементом .задержки 18, проходит через элемент ИЛИ 1, эле" мент 12 запрета и осуществляет исправление этой одиночной ошибки.

Предлагаемое устройство обеспечи" вает также исправление двойной ошибки в случае неисправных двух разряд.ных кодовых шин (когда в регистре 4 памяти имеются единицы s двух-разрядах ).

7730 8 ния наиболее вероятных ошибок у него выше. Так, в случае одиночной ошибки в кодовой комбинации и при наличии нулевой во всех разрядах регистра 4 памяти сигнал "Начало коррекции" проходит через элемент И 20, элемент ИЛИ 15, элемент 12 запрета, т.е. в обход элемента 18 задержки, чем обеспечивается выигрыш во време10 ни исправления одиночной ошибки по сравнению с прототипом íà время задержки сигнала "Начало коррекции" элементом 18 задержки.

Я том случае, если неисправна од15 на из кодовых шин т.е. в одном из разрядов регистра 4 памяти присутствует единица и в кодовой комбинации содержится,одиночная ошибка, то вероятнее всего, что эта ошибка будет 0 в разряде с неисправной кодовой шиной. Если кодовая комбинация содержит и разрядов и вероятности отказа кодовых шин каждого разряда одинаковы, то математическое ожидание номера от" казавшего разряда равно й/2. Следовательно, в среднем для такого случая предлагаемое устройство позволяет сократить время исправления одиночной ошибки на время выполнения л/2 опера ций сдвига в регистре 2 сдвига и h/2 операций сложения в регистре приема, «Г

1027730

Составитель И. Сафронова

Редактоо Е. Паап Тех е Т..фанта Ко екто О. Тиго

° ° »» ° « - » « »»» «

Заказ 4742/54 Тираж 706 Подписное

ВНИИПН Государственнбго комитета СССР по делам изобретений и открытий

11 035 Москва Ж" . Ра ская наб. : . 41

3З

41» 4. «»Л4» «4»

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4