Устройство защиты от ошибок внешней памяти

 

УС5 РОЙСТВО ЗАЩИТЫ ОТ ОШИБОК ВНЕШНЕЙ ПАМЯТИ, ссщержашее последовательносо циненные тремя группами свядей приёмный сдвиговый регистр, блок кодерОВ, первый блок элементов U и блок вычислеиия сиидасялрв. а также вычЕИОпите Фь ошибок, -выходной сумматор по модулю два, первый и второй блоки буферной памяти, выходы KOTOIXJX соединены соответственно с первьо4 и вторым входами выходного сумматора по модутпо два, выход которого является выходом ycTjionftcTBa три группы входов второго блока буферной памяти соединеиы с тремя группами выходов приемного сдвигового регистра, вход которого является входом устройства о т л ич а ю щ ее с л тем, что, с целью упрощения устройства при перёмежеиий символов кода Рида-Солсшона, вычислитель ошибок содержит блок сумматоров. первый, вхррой и третий блоки перемножения , первый и второй блоки возведения в квадрат, блок нахозкдения обратного элемента, первый, второй и третий сумматоры, первый, второй(Третий и четвертый элементы ИЛИ-НЕ. первый , второй и третий элементы И. элемент 1ШИ, ТВорой и третий блоки элементов И. причем первая группа входов вычислителя ошибок, соединена с первыми группами входов блока сумматоров и первого блока перемножения, груьпа выходов которого соединена с первой группой входов первого сумматора, вто-, рая группа входов вычислителя ошибок соединена с второй, третьей и четвертой группами входов блока сумматоров, с группой входов первого блока возведения в квадрат и с группой входов второго блока эле1.«ентов И, третья группа входов вычислителя ошибок (соединена с пятой и шестой группами входов блока сумматоров и с второй группрй вхрдов первого блока перемиожения , ;четвертая группа входов вычислителя ошибок соединена с седьмой и восьмой групп 1ми входов блока су1 маторов, группа выходов первого блока возведения в квадрат соединена с второй группой входов первого суьадатора, группа выходов которого соединена с группой входов перйого элемента ШШ-НЕ, первая и третья 00 группы выходов блока сумаатрров соединены с соответствующими группами входов второго блока перемножения, группа .выходов которого соединена с первой группой входов второго сумсо матора, вторая группа выходов блока сумматот ов соединена с группой входов второго блока возведения в квадрат группа выходов которого соединена с первой группой входов третьего блока перемножения и второй группой входов второго сумматора, группа выходов которого соединена с группрй .ВХОДО1В второго элемента ИЛИ-НЕ. четвв1 тый выход блока сумматоров соединеи с группой входов третьего элемента ИЛИ-НЕ и группой входов блока нахождения обратного элемента. группа выходов кбторого соединена с

..SU„„01 119 А

COOS СОВЕТСКИХ

ХФН ЬВНЗ

РЕСПУБЛИК

3ДР 4; 06F 11/00: 6 Об F 11/12

ОПИСАНИЕ ИЗОБРЕТЕНИЙ

Н khlOPCNOMV СЕВЦЯТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОЧ НРЫТИЙ j 21) 3299323/18-24 (22) 10. 06. 81 (46) 15. 05.83. Бюл. 9 18 (72) A.П.Типикин. В.В.Петров.

Н.В.Горшков, A.Ï.Òîêàðü, A.Ã.Áàáàнии, A.Ã.Ïåéüêîâ и B.B.Ãâîçäåâ (71) Курский политехнический институт и Институт проблем моделирования в энергетике 3N украинской ССр (53) 681 ° 3(088. 8)

<56) 1. БЛох Э.Л., Зяблов В.В. Обобщенные каскадщ е коды. И.. "Связь", 1976., с.107-120, рис;3.41, 3.43, 3.46-3.49.

2. Кенни Георге и др. Память на оптическом диске, заменяющая ЗУ на

25 магнитных лентах. РЕЕЕ 3pectt-urn, 1979. 16, 9 2. с. 35, рис.5.

3. Питерсон У., Уэлдон Э. Коды, исправляющие" оШибки. М., «мир, 1976, с.251-256, 315.-320 (прототип). (54)(5?) устРойстВо зАщиты от ошиВок

ВНшИНЕЙ ВИНТИ, содержащее последава- тельно. соединенные тремя группамн свяЭей приемный сдвиговый регистр, блок ксдеров, первый блок элементов и и блок вычисления синдромов. а также вычислитель ошибок, .выходной сумматор по модулю два, первый и второй блоки буферной памяти. выходы которых соединены соответственно .с первым и вторым входами выходного сумматора по модулю два, выход которого является выходом устройства три группы входов второго блока буферной памяти соединены с тремя группами выходов приемного сдвигового регистра, вход которого является входои устройства о т л ичающееся тем что, сцельюупрощения устройства при переиежении символов кода Рида-Соломона вычислитель ошибок содержит блок суиматоров.,первый, взорой и третий блоки перемножения, первый и второй блоки возведения в квадрат, блок нахождения обратного элемента, первый, второй и третий сумматоры, первый, второй тре тий и четвертый элементы ИЛИ-НЕ, первый, второй и третий элементы И. элемент ИЛИ, творой и третий блоки элементов и. причем первая группа входов вычислителя ошибок. соединена с первыми группами входов блока сумматоров и первого блока перемножения„, группа выходов которого соединена с первой группой. входов первого сумматора, вто- рая группа входов вычислителя ошибок соединена с второй, третьей и четвертои группами входов блока сумматоров, с группой входов первого блока возведения в квадрат и с группой входов второго блока элементов И, третья группа входов вычислителя ошибок соединена с пятой и шестой группами g входов блока сумматоров и с второй группой входов первого блока пере множения,;четвертая".группа входов вычислителя ошибок соединена с седьмой н восьмой группчмн входов блока сумматоров, группа выходов первого Ц блока возведения в квадрат соединена с второй группой входов первого суиматора< группа выходов которого (} соединена с группой входов первого элемента ИЛИ-НБ, первая и третья группы выходов блока сумматоров сое- QQ динены с соответствующими группами входов второго блока перемножения. группа. выходов которого соединена Мж с первой группой входов второго сум- уж матора. вторая группа выходов блока сумматоров: соединена с группой входов второго блока возведения в квадрат группа выходов которого соединена с первой группой входов третье- аз

ro блока перемножения и второй груп- Ф пой входов второго сумматора, груп.па выходов которого соединена с группой,входов второго элемента ИЛИ-НЕ, четвертый выход блока сумматоров соединен с группой входов третьего элемента ИЛИ-НЕ и группой входов блоКа нахождения обратного элемента, группа выходов которого соединена с

1018119 деров.

30 второй группой входов третьего бло- ка перемножения, группа выходов которого соединена с группой входов третьего блока элементов И, выход первого элемента ИЛИ-НЕ соединен с вторыми входами четвертого элемента

ИЛИ-HE и первого элемента И, выход которого соединен с вторым входом второго элемента И, выход третьего элемента ИЛИ-НК соединен с первь1ми входами первого элемента И и четвертого элемента ИЛИ-НЕ. выход которого соединен с вторым входом третьего элемента И, выход которого соедийен с первым входом элемента ИЛИ и с управляющим входом третьего блока элементов И, группа выходов которого соединена с первой группой входов третьего сумматора, выход второго элемента ИЛИ-НЕ соединен с первыми входами третьего и второго элементов И, выход второго элемента И соединен с вторым входом элемента. ИЛИ, Изобретение относится к вычислительной технике, а именно к специализированным вычислительным устройствам защиты от ошибок внешней памяти ЦВИ, и может быть использовано для 5 автоматического контроля и исправления ошибок.

Известно устройство для кодирования и декодирования помехоустойчивого кода Рида-Соломона (PC-кода ) в системах хранения и передачи данных, содержащее буферную память информационных частей кодовых слов, кодер, декодер, включающий блок вычисления и хранения синдромов и параллельно-иоеледовательный вычислитель локаторов и значений ошибок, и .выходной сумматор но модулю два 1 ).

Известное устройство характеризуется отяосительйо большой сложностью вычислителя даже при небольшом $0 числе исправляемых символов, равном. трем.

Известно также устройство для обнаружения и исправлеиик ошибок в оптико-механическом ВЗУ, основанное 25 на ВЧХ-.коде и перемежении. двоичных символов кодовых слов. Упрощение данного устройства достигается применением коца, исправляющего небольшое число неэависимЫх однобитовых ошибок. при этом для сохранения эффективности .Устройства в его кодере идекодере содержатся дополнительно перемежатещ» и деперемежатель 2 ).

Недостатком устройства является ,:сложность перемежателя и деп«ремежа-. теля, внесение на диски Зу существыход которого соединен с управляющим:"входом второго бЛока элементов И, группа выходов которого соединена с второй группой входов третьего сумматора, группа выходов которого является группой выходов вычислителя ошибок, кроме того в устройство введены первый и второй коммутаторы, причем группы выходов блока вычисления синдромов соединены с соответствующими группами входов первого коммутатора, четыре группы выходов .которого соединены.с соответствующими группами входов вычислителя ошибок, группа выходов которого соединена с первой группой входов второго коммутатора, три группы выходов которого соедииены с соответствующими груцпами ,вх6дов первого блока буферной памяти, три других группы входов второro коммутатора соединены с соответст-, вующими группами выходов блока ко° венной дополнительной избыточности в связи с отбрасыванием неисправимых.декодером секторов дорожек, а также снижение скорости обмена информацией с ВЗУ из- эа повторной переза" писи.

Наиболее близким по технической сущности к изобретению является устройство для декодирования недвоичных

БЧХ-кодов, в частности и РС-кодов, имеющее по сравнению с другими известными устройствами меньшую слож ность при достаточно высоких исправляющей способности и быстродействии. Указанное устройство содержит последовательно соединенные друг с другом приемный сдвиговый регистр, блок кодеров„ блок вентилей, блок вычисления и хранения синдромов, вычислитель ошибок, блок буферной памяти и выходной сумматор по модулю два(3 g.

Недостаток устройства» сложность вычислителя ошибок, который даже при небольшом числе исправляемых ошибок, равном двум, содержит 25 блоков элементов И, для управления которыми (а,также.для организации сдвигов информации ) требуется 33 микрооперации устройства управления.

Цель .изобретения - упрощение устройства при перемежении символов кода Рида-Соломона.

Поставленная цель достигается тем, что в устройство, содержащее последовательно соединенные тремя группами связей приемный сдвиговый регистр блок кодеров, первый блок эле1018119

60 сумматоров соединен с группой входов третьего элемента ИЛИ-НЕ и группой входов блсйса нахождения обратного элемента, группа выходов которого соединена со второй группой входов третьего блока перемножения, группа выментов И и блок вычисления синдромов, вычисли ель ошибок, выходной сумматор по модулю два, первый и второй блоки буферной памяти, выходы которых соединены соответственно с первым и вторым входами выходного сумматора па модулю два, выход которого является выходом устройства, три группы входов второго блока буферной памяти соединены с тремя группами выходов приемного сдвигового регист- 30 ра, вход которого является информационным входом устройства, вычислитель ошибок содержит блок сумматоров, первый, второй и третий блоки перемножения, первый и второй блоки вазве- f5 дения в квадрат, блок нахождения обратного элемента, первый, второй и третий сумматоры, первый, второй, третий и четвертый элементы ИЛИ-НЕ, первый, второй и третий элементы И, элемент ИЛИ, второй и третий блоки элементов И, причем первая группа входов вычислителя ошибок соединена с первыми группами входов блока сумматоров и первого блока перемножения, группа выходов которого соединена с первой группой входов первого сумматора, вторая группа входов вычислителя ошибок соединена с второй,. третьей и четвертой группами входов блока сумматоров, с. группой входов Зо первого блока возведения в квадрат и с группой входов второго блока элементов И, третья группа входов вычислителя ошибок соединена с пятой и шестой группами входов блока сумма- 35 торов и с второй группой входов первого блока перемножения, четвертая группа входов вычислителя ошибок соединена с седьмой и восьмой группами входов блока сумматоров. группа вы.ходов первого блока возведения в квадрат соединена с второй группой входов первого сумматора, группа выходов которого соединена с группой входов первого элемента ИЛИ-НЕ, первая и третья групны выходов блока сумматоров соединены с соответствующими группами входов второго блока перемножения, группа выходов которого соединена с первой группой входов второго суммматора, вторая группа50 выходов блока =.Умматаров соединена с группой входов второго блока возведения в квадрат, группа выходов которого соединена с первой группой входов третьего блока перемножения 55 и второй группой входов второго сум-матора, группа выходов которого соединена с группой входов второго элемента ИЛИ-НЕ, четвертый выход блока ходов которого соединена с группой .входов третьего блока элементов И, выход первого элемента ИЛИ-НЕ соединен с вторыми входами четвертого элемента ИЛИ-HE и первого элемента И, вьмод которого соединен с вторым входом второго элемента И, выход третьего элемента ИЛИ-НЕ соединен с первыми входами первого элемента И и четвертого элемента ИЛИ-НЕ, выход которого соединен с вторым входом третьего элемента И, выход которого соединен с первым входом элемента ИЛИ и с управляющим входом третьего блока элементов И, группа выходов которого соединена с первой группой входов третьего сумматора, выход второго элемента ИЛИ-НЕ соединен с первыми входами третьего и второго элементов И, выход второго элемента И соединен с вторым входом элемента ИЛИ, выход которого соединен с управляющим входом второго блока элементов И, группа выходов которого соединена с второй группой входов третьего сумматора, гр ппа выходов которого является группой выходов вычислителя ошибок.

Кроме того, в устройство введены первый и второй коммутаторы, причем группы выходов блока вычисления синдромов соединены с соответствующими группами входов первого коммутатора, четыре .группы выходов которого соединены с соответствующими группами входов вычислителя ошибок, группа выходов которого соединена с первой группой входов второго коммутатора, три группы выходов"которого соединены с соответствующими группами входов первого блока буферной памяти, три других группы входов второго коммутатора соединены с соответствующи4 ми группами выходов блока кодеров.

На фиг.1 представлена блок-схема предложенного устройства защиты от ошибок внешней паМяти; На фиг.2 — то же, вычислителя ошибок; на фиг.3-7 примеры реализации первого и второго блоков буферной памяти, блока вйчисления синдромов, блока кодеров

:и приемного сдвигавагд регистра соответственна-.

Устройство содержит первый и второй блоки 1 и 2 буферной памяти, выходной сумматор 3 по модулю два, второй коммутатор 4,вычислитель 5 ошибок, первый коммутатор 6, блок 7 вычисления синдромов, первый блок 8 элементов,И, блок .9. кодеров и приемный сдвигавый регистр 10, информационный вход 11 сдвигавога регистра, выходы 12-23 блока вычисления синдромов, выходы 24-27 коммутатора, выход 28 вычислителя ошибок, выходы 29, 30 блоков буферной памяти, выход 31 сумматора по модулю два.

Вычислитель 5 ошибок (фиг.2) содержит блок 32 сумматоров, первый, 1018119 второй и третий блоки 33, 34 и 35 перемножений, первый и второй блоки 36 и 37 возведения в квадрат, блок 38 нахождения обратного элемента, первый и второй и третий сумматоры 39, 40 и 41, первый, второй, третий и четвертый элементы

42-45 ИДИ-НЕ, первый, второй и третий элементы 46, 47 и 48 И,элемент

49 ИЛИ, первый и второй блоки 50 и 51 элементов И.

Первый блок 1 буферной памяти (фиг.3) содержит регистр 52, три модуля 53, 54 и 55 сверхоперативного запоминающего устройства, три счетчика 56, 57 и 58 адреса, третий 15 коммутатор 59, два сдвиговых регист ра 60 и 61 и выходной коммутатор 62.

Второй блок 2 буферной памяти (фиг.4 ) содержит четыре модуля 63-66 сверхоперативного запоминающего устройства, четыре счетчика 67-70 ад20 реса, четвертый коммутатор 71, два сдвиговых регистра 72 и 73 и пятый коммутатор 74.

Блок 7 вычисления синдромов сос- . тоит из трех идентичных схем, каждая из которых содержит (фиг.5) четыре регистра 75-78, четыре блока 79-82 суммирования по модулю два, десять элементов 83-92 ИСКЛЮЧАЮЩЕЕ ИЛИ.

Блок 9 кодеров состоит из трех З0 идентичных схем, каждая из .которых содержит (фиг.б 1 четыре регистра

93-96, четыре блока 97 100 суммирования,входной блок 101 элементов И, два блока 102 и 103 суммирования по g5 модулю два и блок 104 элементов И.

Приемный сдвиговый регистр 10 (фиг.7) содержит два последовательно связанные друг с другом сдвиговых. регистра 105 и 106. 40

При описании работы устройства использованы следующие обозначения: у — значения ошибок, как сим1 волы длиной с бит, или элементы конечного поля

ЕГ (2 "1;

Х Х вЂ” локаторы ошибок;

1 2

2, З, + — си ">R M6> l с — примитивный элемент конечного поля С Р(2 х =ю!" — произвольный элемент ко-50 нечного поля;

K .=5 +5 ° — сумма значений двух синдромов;

1 1 i количество ошибочных символов формата РС-кодаЯ в составе вектора ошибок; сигналы, соответствующие выполнению условий локализации ошибок и классификации. типов ошибок; . при р>о(; (О при р=ц операция выделения ну левого значения элемента конечного поля; 65 в >„Х=Ф вЂ” операция логарифмирования в конечном поле, соответствующая выделению степени примитивного элемента.

Устройство работает следующим образом.

В режиме кодирования блок элемен- тов 8 закрыт. Принимаемая последовательно по одному биту в приемный сдвиговый регистр 10 информационная часть обобщенного кодового слова параллельно словами по 15 бит за

13 тактов передается в блок 9 кодеров и одновременно во второй блок 2 буферной памяти. В каждом такте работы устройства сформированное слово из 15-ти бит.информационной части на сдвиговом регистре 105 передается в регистр 106. После этого в сдвиговый регистр 105 принимается

15 бит следующего слова информационной части, и в это же время предыдущее слово информационной части из регистра 106 передается в один из модулей 63-66 второго блока 2 буферной памяти. Затем содержимое счетчика адреса этого модуля изменяется на единицу. Предыдущее слово информационной части из регистра 106 так>ке поступает на вход блока 9 кодеров. Его входной блок 101 элементов

И и блок 104 элементов И в обратной связи открыты (фиг»6)

Кодер (фиг.6) осущуствляет деление полинома информационной части на образующий полинам за 13 тактов.

В каждом также по управляющему сигналу в регистры 93-96 каждого кодера заносятся значения, сформированные на их входах. Кодирование завершается в 14-ом такте во время приема в сдвиговый регистр 10 первых 15-ти бит информационной части следующего обобщенного кодового слова. В это время блок 101 элементов И каждого кодера закрыт, и за четыре подтакта осуществляется продолжение деления информационного полинома на образующий полином. которое соответствует сдвигу информационного полинома на четыре разряда в сторону старших степеней полинома.

В каждом подтакте по управляющему . сигналу в регистры 93-96 каждого кодера заносятся значения, сформиро-. ванные на их входах.

В результате в каждом из кодеров блока 9 образуются и временно запоминаются в их регистрах;по четыре контрольных символа трехкодовых слов базового РС-кода (85,65) соответственно для первого слова в верхнем кодере. для второго — в среднея и для третьего - в нижнем.

Выгрузка содержимого регистров кодеров производится одновременно с приемом в них первых четырех(по

1018119.5 бит каждыйjcHMBoJIoB информационных частей базовых кодовых слов следующего обобщенного кодового слова, так как деление на образующий полином следующего кодового слова не начинается до тех пор. пока его старший символ не запишется в последний регистр 96. При этом блок 104 элементов И в обратной связи регистров 93-96 каждого кодера закрыт.

Контрольная часть предыдущего кодо- ® вого слова. хранящаяся в регистрах

93-96 каждого кодера, за четыре такта словами по 15 бит через второй коммутатор 4 передается в первый блок буферной памяти, т.е. в каждом так- 35 те содержимое регистра 96 каждого кодера передается чеоез второй коммутатор 4 в регистр 52 (фиг.3). При этом по управляющему сигналу содержимое регистра 95 передается в регистр .®

96, регистра 94 - в регистр 95, регистра 93 — в регистр 94. Содержимое регистра 52 передается в один из модулей 53-55 первого блока 1 буферной памяти (фиг.3).Затем- содержимое счетчика адреса этого модуля изменяется на единицу. По окончании данных четырех тактов загрузки и разгруз-. ки памятей блоков 1 и 9 блок 104 элементов И в обратной связи регистров

93-96 каждого кодера замыкается, и в 30 течение последующих 10-ти тактов вычисляется в блоке 9 кодеров контроль-. ная часть следующего обобщенного кодового слова. как указано выше. и т.д.

Выгрузка содержимого первого и вто рого блоков 1 и 2 буферной памяти производится одновременно с работой

-,блоков 10. 9 и 4, но на более высокой тактовой частоте в следующем порядке. Вначале в последовательном 40 коде выгружается содержимое второго блока 2 буферной памяти эа 13 так. тов. В каждом такте одно из слов информационной части, хранящихся во втором блоке 2 буферной памяти в со- 45 ответствин со значением одного из его счетчиков адреса передается через коммутатор 17 в один из регистров

72 и 73. В это же .время из другого из этих регистров в последовательном 5g коде по одному биту предыдущее слово информационной части через коммутатор 74 и сумматор 3 по модулю два поступает на.выхбд 31 устройства. По окончаниии данных 13-ти тактов выгруз-55 ки одного из модулей второго блока 2 буферной памяти начинает в последовательном коде выгружаться контрольная часть этого же обобщенного кодового слова иэ первого блока 1 буферной памяти, пристраиваясь к концу информационной части. В каждом такте одно из слов контрольной части, хранящихся в первом блоке 1 буферной памяти, в соответствии со значением одного из его счетчиков адреса б5 передается через коммутатор 59 в один нз регистров 60 и 61. В это же время из другого из этих регистров в последовательном коде предыдущее слово через коммутатор 62 и сумматор 3 по модулю два поступает на выход 31 устройства. По окончании данных четырех тактов выгрузки одного из модулей 53. 54 и 55 первого блока буферной памяти начинает выгружаться следующее обобщенное кодовое слово. но уже из других модулей первого и второго блоков 1 и 2 буферной памяти. . Для осуществления такого принципа действия первый и второй блоки 1 и. 2 буферной памяти выполнены как многомодульные (фиг.3 и 4 ), причем

so время выгрузки содержимого одной .!из пар их модулей на повышенной тактовой частоте другая пара их модулей должна загружаться на пониженной тактовой частоте содержимым регистров блоков 9 и 10.

В режиме декодирования второй коммутатор 4 обслуживает только группу входов 28 и постоянно закрыт по трем другим группам входов. а блок 8 элементов И открывается на время передачи содержимого регистров блока 9 кодеров в .блок 7 вычисления синдромов (фиг.1).

Обобщенное кодовое слово длиной

255 бит. считываемое с внешней памяти. принимается по входу 11 устройства в приемный сдвиговый регистр

10 последовательно по одному биту и в параллельном коде слова по 15 бит передается за 17 тактов во второй блок 2 буферной памяти и в блок 9 кодеров. В каждом такте работы устрой.ства одно слово обобщенного кодового слова, сформированное на сдвиговом регистре 105. передается в регистр

106. После этого,в сдвнговый регистр

105 принимается следующее слово длиной 15 бит обобщенного кодового слова. и в это же время предыдущее слово из регистра 106 передается в.один из модулей 63-66 второго блока 2 буферной памяти. Затем содержимое счетчика адреса этого модуля изменяется на единицу. Предыдущее слово обобщенного кодового слова из ре° гистра 106 также поступает на вход блока 9 кодеров. Блок 101 элементов

И и блок 104 элементов И в обратной связи открыты. Блок 9 кодеров используется, при декодировании для. вычисления промежуточных остатков от деления на образующий полином трех кодовых слов базового PC-кода длиной по 85 бит. Деление полинома базового кодового слова на образующий полином осуществляется за 17 тактов в схеме кодера, приведенной на чертеже фиг.б. В каждом такте по управляющему сигналу в регистры

1018119

93-96 каждого кодера заносятся значения, сформированные на их входах, аналогично описанной работе кодера.

Во нремя загрузки приемного сдвигового регистра 10 первыми 15-ю битами следующего обобщенного кодового слова промежуточные остатки от де-. ления на образующий полином предыдуцих трех кодовых слон базового

РС-кода передаются за четыре подтакта по трем .шинам параллельно сим- 10 волами по 5 бит через первый блок 8 элементов И в блок 7 вычисления синдромов. На это время обратные связи регистров кодера с помощью блока 104 элементов И размыкаются, а блок 101 }5 элементов И каждого кодера на входе

° блока 9 закрывается. В каждом из четырех подтактов содержимое регистра 96 каждого кодера передается через блок 8 элементов И в блок 7 вычисления синдромов. В соответствии с содержимым регистром 96 каждого кодера и содержимым регистров 75-78 каждой схемы вычисления синдромов (Фиг.5) на выходах блоков 79-82 суммирования формируются определенные значения, которые затем по управляюцему сигналу заносятся в регист- . ры 75-78. Содержимое регистра 95 кодера (фиг. 6) передается в регистр 96 регистра 94 — в регистр 95, регистра 93 — н регистр 94. Блок 7 вычисления синдромов осуществляет вычисления значений трех полиномов базовых кодовых слон при подстановке в них корней образуюцего полино- 35 ма о, oL2 . o4, о . По окончании . Указанных четырех подтактов на выходах 12-23 блока 7 образуются 12 значений синдромов, по четыре синдрома для каждого из трех кодовых 4п . слов базового РС-кода, блок 8 элемен-.. тов И закрывается, обратные связи с помощью блока 104 элементов И н кодерах блока 9 замыкаются. блок 9 кодеров начинает вычисление промежуточ-45 ных остатков от деления на образуюций полином следующих трех базовых кодовых слов, а синдромы предыдущих кодовых слов базового РС-кода начинают обрабатываться вычислителем 5 ошибок. Вычислитель 5 ошибок с помощью коммутатора б последовательно опрашивает и обрабатывает синдромы трех кодовых слов базового РС-кода, вычисляет ошибки, которые через второй коммутатор 4 передаются в ре- 55 гистр 52 первого блока 1 буферной памяти.

Затем производится циклический сдвиг вектора ошибок на одну позицию циклической группы конечного по- 60 ля G F(2+} . Это соответствует ум-. ножению содержимого .регистров 75-78 каждой схемы (фиг.5) блока 7 хранения и вычисления синдромов сгответственно на Ы, eL, aL об+. Для, Я этого достаточно подать один тактовый импульс сдвига н регистры 75-78 каждой схемы (фиг. 5 ) блока 7 вычисления синдромов при закрытых вентилях блока 8. Умножение на постоянные коэффициенты осуществляется в обратных связях регистров 75-78 каждой схемы вычисления синдромов (фиг.5).

В обратной связи регистра 75 осуществляется умножение его содержимого на постоянный коэффициент сС; н обратной связи регистра 76 — на постоянный коэффициент ah ; в обратной связи регистра 77 — на постоянный коэффициент оСЗ, н обратной связи регистра 78 — на постоянный коэффициент о(4 .

По окончании первого сдвига в блоке 7 на его выходах 12-23 образуются синдромы. Умноженные на соответствующие степени примитивного элемента конечного поля. Например. на его выхо.дах 12-15 образуются следующие синдромы первого кодового слова базового

РС-кода: сИ„,Ы. 92, сСЬз,о 45+.Во время сдвига вектора ошибок, который осуществляется на регистрах 75-78 каждой схемы вычисления синдромов, коммутатор б закрыт,и на его выходах 24-27 нулевые символы. Затем производится второй цикл опроса содержимого регистров 75-78 каждой из трех схем (фиг.5).блока 7 вычисления синдромов первым коммутатором б и выполняется.три такта обрабртки синдромов вычислителем 5 ошибок.

Условием локалиэации ошибки является равенство нулю следуюцего выражения:

Р(х) =) . (X}+ C„(X) +

=, . Ó Х Х Х Х (Х Х+Х Х . (1+Х„ХЯ }+Х ° Х) при числе ошибочных символов в векторе ошибок, точно равном двум. Это условие соответствует выражению определителя системы линейных уравнений(3 }связывающих значения синдромов и симметрических функций локаторов ошибок х.. х2. если ее применить к системе. образованной путем попарного сложения уравнений системы, связывающей значения синдромов, ошибок и их локаторов. так как х„Ф х,фх} принимает нулевые значения в конечном поле только в двух случаях х=— f

Х=

1 х где x = oL соответствует циклическому сдвигу вектора ошибок на произвольное число к позиций циклической группы поля.

В комбинационном вычислителе 5 ошибок значения 5(x } вычисляются с помощью блока 32 сумматоров, на пер13

1018119

x--— х„ а при

30

Тогда

),— Й (1 )

2»

В момент локализации одной из ошибок. например, »= и тогда =Х„ а1.2+(х)преобразуется в выражение определителя первого порядка

Если количество ошибочных симво-( лов точно равно одному, т.е.У1 Ф О. а У2 =О. то значение ошибки в момент ее локализации равно любому из четы- 15 рех преобразованных циклическими сдвигами синдромов, подаваемых на входы 24-27 вычислителя 5 ошибок.

Например, так как приэ1 0 и У=О

52 = 9 Х „, то Х 5g- =У1 (Х.) Х)

2 2 2

Преобразуем выражение для вычисления ошибки в случае двух ошибок так, чтобы в нем выделить как слагаемое выражение для случая одной ошибки м(х)=(х s ) +(к 3 )(хз ) ° (х ) (ps )z=

=(х В )Е (ю1 -) — zs(z). 35

На основании последнего выражения получим обобщенное логико-алгебраическое выражение, справедливое и при одной, и при двух ошибках

2 45

s=(z.„z,zz., z1,zzz.,)(szs )+<„z < (ж)

Частное от деления во втором слагаемом вычисляется блоком 38 нахождения обратного элемента и третьим блоком 35 перемножения в конечном поле.

В зависимости от значений синдромов, подаваемых на входы 24-27 вычислителя овжбок, логические переменные 1 . 2 и Ф принимают определенные значения. а по ним в комбинационной схеме, образованной логическими элементами 45-49. формируются два управляющих сигнала, 60 подаваемых на второй вход второго блока 51 вентилей и первый вход

nepabro блока 50 вентилей.

Например, если синдромы соответствуют одной ошибке, то на выходах третьего, второго и первого эле ментов 44, 43 и 42 ИЛИ-НЕ образуются в момент локализации ошибки следующего значения

Поэтому в этот момент второй блок 51 вентилей закрыт, первый блок 50 вентилей открыт, а на выходе 28 третьего сумматора 41 образуется У1=(— х ) 52.

Причем в остальных (2 -2) циклах циклического сдвига вектора ошибок всегда

2= 1 Э = и следовательно, оба блока элементов

И 50 и 51 закрыты. а на выходе 28 вычислителя ошибок постоянно нулевое значение

Если ошибки отсутствуют, то =52-»5 =5 =0

4. а на выходах третьего, второго и первого элементов 44, 43 и 42 ИЛИ-HE всегда независимо от циклического сдвига, образуются логические 1"

1" 2

При этом открыт первый блок 60 вентилей, но это не опасно, так какМЯу

О, а следовательно, на выходе 28 вычислителя ошибок всегда нулевое значение.

Если вектор ошибок содержит,два ошибочных символа У1 ФО и У2 0 В позициях

К„=Во, »„, к =Ео, х, то в момент локализации одной нз двух ошибок, например на выходах третьего, второго и первого элементов 44, 43.и 42 ИЛИ-HE образуются значения

2 3

В этом случае открываются и первый, и второй блоки элементов .И 50 и 51, а на выходе 28 третьего сумматора 41 образуется значение ошибки по выражению

В процессе дальнейших циклических сдвигов вектора ошибок, осуществля- емых в блока 7 вычисления и хранения синдромов аналогично локализуется

-вторая ошибка при х=. -и вычисляется ее значение

16

1018119

В промежуточных циклах сдвига вектора ошибок, когда отсутствует локализация ошибки. на выходах третьего.

:второго и первого элементов 44.43 и, 43 ИЛИ-НЕ возможно образование следующих вариантов сочетаний логических " 1" и "0".

410 420 Ъ 0 и 3

Очевидно. что при этом всегда закрыты оба блока элементов И 50 и

51, а на выходе 28 вычислителя ошибок сохраняется нулевое значение.

Второй вариант возможен в связи с тем. что в промежуточных сдвигах суммаЕ (х может обратиться в нуль.

В то же время, в момент локализации любои из двух ошибок ни одна из сумм

29 не может обратиться в нуль. .Описанный принцип действия вычис- 25 лителя ошибок представляет собой совмещение известной процедуры Ченя для нахождения корней полинома локато:.ров сащбок с пошаговым методоМ декодирования циклических кодов и отли- ЗО чается совместным и одновременным вы-.

"полнением в каждом шаге декодирования процедур классификации типов оши- . бок, локализации ошибки и вычисления ее значения. Если ошибки имеются. З5 .то их символы с выхода 28 вычисли.теля 5 ошибок передаются соответственно в первом такте через второй коммутатор 4 ; в первый подрегистр регистра 52 (фиг.3), во втором такте во второй подрегистр регистра 52, в . третьем такте — в третий подрегистр регистра 52 первого блока 1 буферной памяти. Содержимое регистра 52 пере-, дается в один из модулей первого блока 1 буферной памяти. Затем значение 45 счетчика адреса этого модуля изменяется на единицу.

Лосле этого производится второй сдвиг вектора ошибок путем сдвига в блоке 7 вычисления и хранения синд-5О ромов.. и предыдущие значения синдромов умножаются на соответствующие степени примитивного. элемента. как уже описано. Например. на его выходах 12-15 образуются следующие новые 55 значения синдромов

Новые 12 значений синдромов обрабатываются вычислителем 5 ошибок за 46 три такта в третьем цикле опроса.

Затем выполняется третий цикл сдвига вектора ошибок и четвертый цикл опроса содержимого регистров блока 7 первым коммутатором 6. в течение ко-, Щ торого выполняется три такта работы вычислителя 5 ошибок и записи ,ошибок через коммутатор 4 в блок 1 буферной памяти и т.д. Максимальное количество циклов сдвига вектора ошибок и опроса содержимого регистров блока 7 равно длине цикла циклической группы конечного поля

CiF (2 ): 2 - 1 31.. Однако их количество можно сократить до числа циклов, равного количеству информационных символов, т.е. в данном случае до 13 .

В каждом из трех тактов в. пределах одного цикла опроса содержимого регистров блока 7 первым коьмутатором б комбинационный вычислитель ошибок 5 осуществляет проверку локализации ошибки в данной позиции цик.лической группы, номер которой соответствует номеру циклического сдвига вектора ошибок, вычисляеТ и выводит на выход 28 символ ошибки, если она была локализована в данном такте. Три символа ошибок трех базовых кодовых слов, вычисленные в данной позиции циклической группы и занесенные в регистр 52 (фиг.3 ), переписываются в один иэ модулей .(:53., 54 и 55 сверхоперативного ЗУ

:(фиг.3) па адресу, указанному в его счетчике адреса (один из счетчи.:ов

56, 57 и 58) . Данный счетчик подсчитывает рабочие циклы сдвига вектора ошибок. Таким образом, по окончании 13-ти рабочих циклов сдвига в одном иэ .модулей 53, 4 и 55 запоминается вектор ошибок данного обобщенного кодового слова. Затем в режим записи переводится другой из модулей 53, 54 и 55, в него за 13 циклов заносится вектор ошибок следующего кодового слова и т.д. л

В то время, как обрабатывается данное кодовое слово в блоках 7, б, 5 и 4 и формируется соответствующий ему вектор ошибки в одном из модулей блока 1 буферной памяти, а также вычисляются в блоке 9 промежуточные остатки от деления на образующий полином для следующего обобщенного кодового слова, информационная часть которого записывается при этом в один из модулей блока 2 буферной памяти.. вторая пара модулей блоков 1 и

2 буферной памяти переводится в режим считывания и из них синхронно на пониженной тактовой частоте (по сравнению с тактовой частотой на входе 11) на первый 29 и второй 30 входы выходного сумматора 3 по модулю два передаются вектор ошибок и информационная часть кодового слова, ранее прошедшего обработку в тракте декодера. Выгрузка содержимого. блоков 1 и 2 буферной памяти осуществляется эа

13 тактов одновременно. В каждом так,те одно из слов информационной час-

18

1018119

17 ти, хранящихся во втором блоке 2 буферной памяти.,- и одно из слов-век- тора ошибок, хранящихся в первом блоке 1 буферной памяти, в соответствии со значениями своих счетчиков адреса передаются соответственно одно

5 через коммутатор 71 в один иэ регистров 72 и 73 (фиг.4), другое через коммутатор 59 в один иэ регистров

60 и 61 (фиг.3). В это же время из другой пары этих регистров в последо-10 вательном коде по одному биту предыдущее слово информационной части и предыдущее слово вектора ошибок соответственно через коммутатор 74 (фиг.4) и коммутатор 62 (фиг.3) передаются на первый 29 и второй 30 входы выходного сумматора 3 по модулю два. На выходе 31 устройства в последовательном коде передачи снимается исправленная информация. По окончании данных 13-ти тактов выгРузки одной пары модулей блоков 1 и 2 буферной памяти начинают выгружаться следующее обобщенное кодовое слово и его вектор ошибок, но уже из другой пары модулей второго и первого блоков 2 и 1 буферной памяти и т.д.

В соответствии с представленными на фигурах схемами предлагаемого изобрЕтения объем его оборудования составляет порядка 660 эквивалентных триггерных ячеек, а известного

1100 ячеек, т.е. предлагаемое устРойство упрощено примерно в 1,7 раза по сравнению с известным.

101В119

1018119

1018119

1018119 .Составитель Б.Крыжановский редактор M.êåëåìåø Техред Ж.Кастелевич Корректор C.Øåêìàð

Заказ 3546/48 Тираж 706 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035. Москва, Ж-35,Раушская наб., д. 4/5

Филиал ППП "Патент". г. Ужгород, ул. Проектная. 4