Устройство для отладки программ

 

УСТРОЙСТВО ДЛЯ ОТЛАДКИ ,ПРОГРАММ, содержащее вспрмогательный блок памяти, счетчик, триггер, элемент ИЛИ, первый, второй и третий злементы И, причем выходы вспомогательного блока памяти образуют первый информационный выход устройства , выходы счетчика соединены с адресными входами вспомогательного блока памяти, выход первого элемента И соединен с входом сложения счетчика, отличающееся тем, что, с целью расширения функциональных возможностей устройства за счет обеспечения возможности оперативного управления фиксацией трассы программы по любым командам системы команд, в него введены блок сравнения, регистр режима, четвертый элемент И, элемент НЕ, наладочный блок памяти, элемент ИПИ-НЕ и группа задающих регистров, причем первый , второй и третий информационные входы устройства соединены соответственно с информационным входом наладочного блока памяти, с первым и вторым входами регистра режима, первый вход которого соединен с niepвым входом первого элемента И, тактовый вход устройства соединен с синхровходрм триггера, вторым входом первого элемента И иуправляющим вХО дом считывания наладочного блока памяти , информационный выход которого соединен с первой группой входов блока сравнения и является вторым, информационным выходом устройства, единичный выход триггера соединен с третьим входом первого элемента И, выход которого соединен с управляющим входом записи вспомогательного блока памяти, с первым входом четвертого элемента И, второй выход регистра режима соединен с первыми входами второго и третьего элементов И, g выход которого соединен с управляющим входом считывания .вспомогательного блока памяти, со счетным входом вычитания счетчика, через элемент НЕ с первым входом элемента ИЛИ-НЕ, управляющие входы считывания и записи устройства соединены с вторыми входами соответственно третьего и второго элементов И, выход которого Осоединен с управляющим входом записи .. наладочного блока памяти, информао ционный выход счетчика соединен с X) вторыми входами элементов И и ИЛИ-НЕ, о ел выходы которых через элемент ИЛИ соединены с управляющим выходом устройства , адресный вход устройства соединен с адресным входом и информационными входами наладочного и вспомогательного блоков памяти, управляющий вход признак константы устройства соединен с нулевым входом триггера , информационные выходы группы задающих регистров соединены с второй группой входов блока сравнения, выход которого соединен с информационным входом триггера.

(1Ю (11) COOS СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН цр G 06 F 11/22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

M АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

Г}0 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3429263/18-24 (22) 23.04.82 (46) 23,07.83. Бюл. У 27 (72)-Л.И.Сергейчук и Я.С.Парамуд (53)681.3(088.8) (56) 1 ° Авторское свидетельство СССР

У 277410, кл. 6 06 F 11/22, 1969.

2. Авторское свидетельство СССР

М 690482, кл, 6 06 F 11/22, 1978.

3. Авторское свидетельство СССР

1(754419 кл. 6 06 F 11/22 1979 (прототип). (54)(57) УСТРОЯСТВО ДЛЯ ОТЛАДКИ ,ПРОГРАИИ, содержащее-вспомогательный блок памяти, счетчик, триггер, элемент ИЛИ, первый, второй и третий элементы И, причем выходы вспо" .могательного блока памяти образуют первый информационный выход устройства, выходы счетчика соединены с адресными входами вспомогательного блока памяти, выход первого элемента И соединен с входом сложения счетчика, о т л и ч а ю щ е е с я тем, что, с целью расширения Функциональных возможностей устройства за счет обеспечения возможности оперативного управления Фиксацией трассы программы по любым командам системы команд,. в него введены блок сравнения, регистр режима, четвертый элемент И, элемент НЕ, наладочный блок памяти, элемент ИОИ-НЕ и группа задающих регистров, причем первый, второй и третий информационные входы устройства соединены соответственно с информационным входом наладочного блока памяти, с первым и вторым входами регистра режима, первый вход которого соединен с первым входом первого элемента И, тактовый вход устройства. соединен с. синхровходом триггера, вторым .входом первого элемента И и управляющим входом считывания наладочного блока памяти, информационный выход которого соединен с первой группой входов блока сравнения N является вторым. информационным выходом устройства, единичный выход триггера соединен с третьим входом первого элемента И, выход которого соединен с управляющим входом записи вспомогательного блока памяти, с первым входом четвертого элемента И, второй выход регистра режима соединен с первыми входами второго и третьего элементов И, выход которого соединен с управляющим . 3 . входом считывания .вспомогательного блока памяти, со счетным входом вычитания счетчика, через элемент НЕ с первым входом элемента ИЛИ-НЕ, управляющие входы считывания и записи Б устройства соединены с вторыми входами соответственно третьего и второго элементов И, выход которого соединен с управляющим входом записи наладочного блока памяти, информационный выход счетчика соединен с вторыми входами элементов И и ИЛИ-НЕ, выходы которых через элемеНт ИЛИ соединены с управляющим выходом устрой-. ства, адресный вход устройства соединен с адресным входом и информационными входами наладочного и вспомогательного блоков памяти, управляющий вход признак константы устрой-,фЬ ства соединен с нулевым входом триггера, информационные выходы группы задающих регистров соединены с в торой группой входов блока сравнения, выход которого соединен с информационным входом триггера.

3030805

Поставленная цель достигается тем, что в устройство для отладки программ, содержащее вспомогательный блок памяти, счетчик, триггер, эле-. мент ИЛИ, первый, второй и третий элементы И, причем выходы вспомо55

Изобретение относится к вычислительной технике и может быть использовано для автоматизированной отладки программ.

Известно устройство для отладки программ, содержащее блок управления и наладочный запоминающий блок 1).

Однако это устройство не позволяет прослеживать ход выполнения отлаживаемых программ B реальном вре- 10 мени.

Известно устройство для отладки программ, содержащее наладочный запоминающий блок, адресным входом подключенный к адресному входу уст- 35 ройства и соединенный информационным входом и выходом с первыми входОМ и выхОдом устройства ° BTopoH вход которого подключен к первому управляющему входу наладочного за- 20 поминающего блока, второй управляющий вход которого соединен с выходом элемента И, первым входом подключенного к первому выходу регистра режима, первый и второй входы ко- 25 торого соединены соответственно с третьим и четвертым входами устройства, пятый вход которого подключен к второму входу элемента И, входя" щему в блок управления $2).

Это устройство также не позволяет проследить ход выполняемых в реальном времени отлаживаемых программ, что увеличивает трудоемкость и время отладки программ.

Наиболее близким техническим решением к изобретению является устройство для отладки программ, содержащее вспомогательный блок памяти, три элемента И, триггер, элемент

ИЛИ и счетчик I 3), Известное устройство может фиксировать трассу программы только по командам перехода, что значительно сужает функциональные возможности

45 программы.

Цель изобретения - расширение функциональных возможностей устройства за счет обеспечения возможности оперативного управления фиксацией трассы программы по любыМ ко" мандам системы команд, гательного блока памяти образуют первый информационный выход устройства, выходы счетчика соединены с адресными входами вспомогательного блока памяти, выход первого эле" мента И соединен с входом сложения счетчика,.в устройство введены блок сравнения, регистр режима, четвертый элемент И, элемент НЕ, наладочный блок памяти, элемент ИЛИ-НЕ и группа задающих регистров, причем первый, второй и третий информационные входы устройства соединены соответственно с информационным входом наладочного блока памяти, с первым и вторым входами регистра режима, первый вход которого соединен.с nep" вым входом первого элемента И, так" товый вход устройства соединен с синхровходОм триггера р с Вторым входом первого элемента И и с управляющим входом считывания наладоч" ного блока памяти, информационный выход которого соединен с первой группой входов блока сравнения и является вторым информационным выходом устройства, единичный выход тригге" ра соединен с третьим входом первого элемента И, выход которого соединен с управляющим входом записи вспомогательного блока памяти, с первым входом четвертого элемента И, второй выход регистра режима соединен с первыми входами второго и третьего элементов И, выход которого соединен с управляющим входом считывания вспомогательного блока памяти, со счетным входом вычитания. счетчика, через элемент НЕ с первым входом элемента ИЛИ-НЕ, управляющие входы считывания и записи устройства соединены с вторыми входами соответ-. ственно третьего и второго элементов

И, выход которого соединен с управляющим входрм записи наладочного блока памяти, информационный выход счетчика соединен с вторыми входами элементов И и ИЛИ-НЕ, выходы ко" торых через элемент ИЛИ соединены с управляющим выходом устройства, адресный вход устройства соединен с адресным входом и информационными входами наладочного и вспомогатель" ного блоков памяти, управляющий вход признак константы устройства соединен с нулевым входом триггера, информационные выходы группы задающих регистров соединены с второй группой входов блока сравнения, вы30805

3 l0 ход которого соединен с информационным входом триггера.

На чертеже представлена схема устройства для отладки программ, Устройство содержит наладочный блок 1 памяти, адресный входом подключенный к адресному входу 2 устройства и соединенный информационным входом с входом 3 устройства.

Информационный выход блока 1 подключен к выходу 4 устройства и первому входу блока 5 сравнения, Вход 6 устройства соединен с первым управляющим входом блока 1; синхровходом триггера 7 и первым входом элемента

8 И. Второй управляющий вход блока

1 подключен к выходу элемента 9 И.

Информационный вход вспомогатель-. ного блока 10 памяти соединен с адресным входом 2 устройства. Выход элемента 11 И подключен к первому управляющему входу блока 10 памяти, к входу инвертора 12 и первому входу реверсивного счетчика 13. Выход элемента 8 И соединен с вторым управляющим входом блока 10, с вторым входом счетчика 13 и первым входом элемента 14 И. Выходы счетчика 13 подключены к адресными входам блока 10, к вторым входам элемента 14 И.и первым входам: элемента 15 ИЛИ-НЕ. Второй вход элемента 15 ИЛИ-НЕ соединен с выходом инвертора 12. Выходы элементов, 14 и 15 подключены к входам элемента 16 ИЛИ, Выход блока 10 соединен с выходом 17 устройства, выход блока 18 которого подключен к выходу элемента 16 ИЛИ. Выходы задающих регистров 191 и 19 соединены с вторыми входами блока 5 сравнения, выход которого подключен к информационному входу триггера 7. Выход триггера 7 соединен с вторым входом элемента

8 И. Информационные входы 20 и 21 устройства подключены к входам регистра 22 режима. Первый выход регистра 22 режима соединен.с первыми входами элементов И 9 и )1. Второй амод элемента И 9 подключен к входу

23 записи устройства, а второй вход элемента И 11 соединен с входом 24 считывания устройства. Второй выход регистра 22 подключен к третьему входу элемента 8 И. Вход 25 устройства соединен с входом установки в "0" триггера 7.. Блок 5 сравнения содержит.сумматоры 261 и 26 по модулю едва,. первыми входами подключенные к выходу блока 1, а вторыми входами подключенные к выходам задающих регистров 19 и 19 соответственно.

Выходы блоков 261 Й 26 сравнения соединены с входами элемента 27 ИЛИ, 5 выход которого является выходом блока 5 сравнения.

Наладочный запоминающий блок 1 в. составе устройства для отладки программ заменяет на время отладки рабо-.

1О чих программ постоянное" запоминающее устройство (ПЗУ) команд и констант вычислительной машины, Блок 1, в отличие от ПЗУ, обеспечивает оперативную многократную перезапись и

15 корректировку рабочих программ в процессе отладки. По результатаи отладки рабочих программ изготавлива" ется ПЗУ вычислительной машины.

8 исходном состоянии устройства

20 триггер 7 и счетчик 13 находятся .в нулевом состоянии (цепи установки в исходное состояние не показаны) .

8 процессе отладки в блоке 1 раз2Б мещается основная рабочая програм" ма, подлежащая отладке, 8 режиме выполнения основной программы в реальном времени разрешается только считывание команд и констант прозо грамею из блока 1. 8 служебном режиме разрешается запись в блок 1 для перезаписи и коррекции основной программы. 8 этом режиме разрешается также считывание информации с блока 10. Если соответствующий разряд регистра 22 режимов установлен вединицу, то в ходе выполнения про" грамм разрешается запись В блок 10 кодов адресов команд, следующих за командами перехода (разрешается трассировка программ), Код режима заносится в регистр 22 по входу 20 от вычислительной машины или по sxoду 21 с пульта оператора. Для пере45 хОда в режим ВыпОлнения ОснОВнОЙ программы первый выход регистра 22 устанавливается в нулевое состояние. Элементы 9 и 11 И закрыты.

Импульсный сигнал считывания с входа 6 поступает на вход блока 1. По этому сигналу в блоке 1 производится обращение по адресу, код которого поступает по входу 2. Считанный код с выхода блока I поступает на выход 4, устройства. Признаки операции и переходов занимают в кодах команд определенные разряды.

Данные разряды поступают с Выхода блока 1 на входы блоков 26. на другие входы блоков 26 сравНЕНИЯ С ВЫХОДОВ ЗВДВЮЩИХ РЕГИСТРОВ

)9 поступают коды команд переходов.

Количество команД перехОДОВ и их коды определяются системой команд

Вычислительной машины, Коды команд переходов устанавливаются в регист" рах 19, которые могут быть выполнены на тумблерах viëè с жесткОЙ рас пайкой, Количество регистров )9 и блоков 26 определяется количеством кодов команд переходов, по которым необходимо обеспечуеать трассиров"

vv программ е.сли считанныЙ код на выходе блока 1 Ока :::ется кодом операции перехода„ то на выходе одной из блоков соавнен,:я появится сигнал логи- ческой "1". iepcB элемент 27 ИЛИ этот сигнал попадает на информационный вход триггера 7. По заднему фронту сиГHGJlB с 1тывания, проходя щего по Входу 6, ",ð èã,ã"å.ð 7 устанавливается в ед" íè÷íîå состояние, Триггер 7 устанавливается в единичное, состояние Всегда„ когда в определенных разряд.-.:,..::чита-,ногo В блока ко-р- ç .Окажется код кОманды перехода

0бращение i" блоку 1 38 константОЙ сопрово,,-- -;;я сигналом признака ко cTBH !" Ступающему ПО входу 2 устройства на вход "Установки в "0" триггер, и удерживающему триггер у В НУ Егг>М СОСТОЯНИИe Бсли ВТОРОЙ выход те истра 22 установлен в единич

НОЕ COiC ОЯНИЕ ТО ПРИ ВЫПОЛНЕНИИ ПРО грамм сущ:..ствляется их трассировка, При этом, г:ри считывании команды, следующеЙ "-а командой перехода, сигнал считцвани i с Входа 6 через открытый элемент .1 8 пройдет на управляющий Вход вспомогательного запоминаюш гс блока 10. В блок 10 запишется код адреса, поступающий на информационный вход блока 10 с адресного входа 2 устройства. Адрес обращения к блоку .0 содержится в реверсивном с етчике 13.. По заднему фронту сигнала, поступающего с выхода элемента 6 и, содержимое счетчика )3 уве-личивае.ся на единицу, При записи в блок 10 по адресу, сО держит Bcе единицы (признак заполнения г„".,;,:зги :-пока 10), сигнал с выхо" д:.- . э аме:-:.та 8 !4 через элементы 14 И

16 ипй:- ;:.". г :.,- ит на выход )8 устрайсг:= ".-:„ Сигнал на выходе 18 устройства являе" ся сигналом прерывания

Вычислительной машины „При Выполне нии Ос i. овной прОГраммы нвличие это го игн.:-;,-а свиде BJ;bcTByeT о переполнении Bсг;омогательной памяти, По

ВхоДам 20 или 21 устройства ИОжно установить;=,торой выход регистра 22

В H" .ÍBBoB - ocToRHi«!B и тем самым Оста новигь г:.:.GLIBcc трассировки грограм:.,и„ Бы;к лн..;-;ие a:;HîBHO:, рабочей проГра" ь м -:,:=: про.;-:;..ходить дальше. Та г".ИМ О. Г«ВЗАД«.;, П,",,ЫЛЛЕЛЬНО C ВЫПОЛ н ::. -ием основной iipoi раммы устрОйстВО

:-",:i"",оля::= : производить трассировку . той про;-раммь:,. iipH этом не нарушается;; д Выполнения ОсновнОЙ рабочей <,;. oãp-.1i b, что Особенно ванно пр:;: от",адкг уг ;равляюших программ

f>еалhнОго врcмеii-.«i,, НанаpG траcсирОВ ки ."-;рограммы задав-.ся у;танов.;ой в еди,-..и:-!HQc ocToBHHB первого выхода регистра 22. Окончание трассировки :i тан " «якой этоГО выхода B нулевое состояние по Входам 20 или 2) уст1>ойстBii: .Г1ля пере;:ода В служебный режим пер==- и Выхо;-, ре;ис;p= 22 устанавлиБае i ся В един 1чное сос гояние, «лемен

Т i Р .« . - O:".i Ji;i ТЫЕ ., ИМГ - Jl bCHbii; си ": ал записи с ВХОда 23 через элег."iBH g И поступает HB управляющий

В;од блока ), По этому сигналу происхОдит запись В ОлОК 1 кОда посту лающего на его информационный вход с входа 3 устройства„ Запись происходит по адресу, код которого поступает на адресный вход блока 1 с адреснбго входа 2 устройств-. В этом режиме также осуществляется вчитывание информации из блокB 10, Импульсный сиГнал считывания с вхОда

24 устройства через элемент 11 nocT$ пает на управлйющс! и Вход блока

1lO. По переднему Фронту этого сиг нала содержимое счет ика 13 уменьшаетсл на единицу, Считанный из блока )О код iocTynaeт на выход 17 устрэ :«стВВ,, При считывании из нулевой

:-лайки блока 10 (на Выходе счетчи-. ка 13 и на первых входах элемента

)." Йй))-ЯЕ в этом случае окажутся все нули) сигнал с выхода элемента и через инвертор 12, элемент

)5 ИЛИ-HF и элемент 16 ИЛИ по ;тупает на выход 18 устройства. Когда устройство находится в служебном режиме, наличие данного сигнала.на выходе 18 свидетельствует о том, что вся информация из блока 10 сосчитана, 7 l 030805 8

При необходимости устройство по- в реальном времени показывает, что зволяет проследить выполнение про- трудоемкость и время отладки программ по другим типам операций. Для грамм с использованием устройств, этого достаточно на задающих- регист- позволяющих Фиксировать адреса корах 19 задать желаемые коды опера- . манд перехода, уменьшается в средций, нем на 5Ф. Таким образом, использование предлагаемого технического

Опыт разработки сложных комплек- решения позволяет сократить вре" сов программ уйравления объектами мя отладки программ на 53.

2 б

ВНИИПИ Заказ 5234149 Тираж 706 Подписное

В» е

Филиал ППП "Патент" ент, г. Ужгород, ул. Проектная,