Устройство для выделения значащих разрядов из последовательности многоразрядных двоичных кодов

 

„.Я0„„1038935 А

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

I

I

f а

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHOMY СВИДЕТЕЛЬСТВУ (54 )(57 ) 1. УСТРОЙСТВО ДЛЯ ВЫДЕЛЕНИЯ

ЗНАЧАЩИХ РАЗРЯДОВ ИЗ ПОСЛЕДОВАТЕЛЬНОСТИ МНОГОРАЗРЯДНЫХ ДВОИЧНЫХ КОДОВ, содержащее блок для последовательного выделения значащих разрядов, состоящий из узла выделения значащих разрядов,шифратора,дешифратора и регистра результата, причем выход узла выделения значащих разрядов соединен с входом шифратора, выход которого соединен с первым информационным входом регистра результата и адресным входом дешифратора, выход дешифратора соединен с первым информационным входом узла выделения значащих разрядов, о т л и ч а ю щ е е с я тем,что, с целью уменьшения оборудования и увеличения быстродействия, оно содержит К (К - число групп значащих разрядов) блоков для последовательного выделения значащих разрядов,К накопителей, триггер режима, регистр запуска чтения и узел управления,а в каждый блок для последовательного выделения значащих разрядов дополнительно введен узел оценки количества значащих разрядов, во все блоки

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3393670/18-24 (22) 08.02,82 (46) 30.08.83 Бюл. V 32 (72) В. А. Громаковский и E. Jl.Левина (53) 681.325(088.8 ) (56 ) 1. Рябов Г.Г., Лакшин Г.Л."Поэлементное моделирование вычислительных систем".-Препринт и 18, ИТМ и ВТ; М., 1978.

2. Авторское свидетельство CCI".P

И 278215, кл. G 06 Р 5/02, 1968 (прототип). для последовательного выделения значащих разрядов, кроме первого,введен промежуточный регистр, причем первый вход режима устройства соединен с управляющими входами всех накопителей, кроме первого, и й-входом триггера режима, второй и третий входы данных и резрешения устройства соединены соответственно с информационными входами и выходами разрешения записи накопителей, четвертый вход адреса устройства соединен с первыми адресными входами всех накопителей, кроме первого, и с адресным входом пераого накопителя, пятый вход запуска чтения устройства соединен с

S-входом триггера режима и с управляющим входом регистра запуска чтения, выходы которых соединены соот8pтственно с входом и первой груп- См пой входов узла управления, в каждом блоке для последовательного выделения значащих разрядов выход узла выделения значащих разрядов допол. нительно соединен с входом узла оценки Ю коли че ст ва з начащих разрядов, второй: С

Ф информационный вход регистра резуль- 90 тата в каждом блоке для последователь- Я, ) ного выделения значащих раэрядов,кро (ф ме первого, соединен с выходом проме ф жуточного регистра, а в первом блоке для последовательного выделения значащих разрядов - c выходом узла оценки количества значащих разрядов выход регистра результата в каждом

i-м блоке (i = 1,...,К) для последовательного выделения значащих разрядов, кроме К-ro, соединен с вторым адресным входом (I+1 )-го накопителя и с информационным входом промежуточного регистра (i+1 )"го блока для

38935

10 последовательного выделения значащих разрядов, выход регистра результата

К блока для последовательного Выде пения значащих разрядов является информационным выходом устройства, выход каждого i-ro накопителя соединен с вторым информационным входом узла выделения значащих разрядов

i-ro блока для последовательного выделения значащих разрядов, выходы всех узлов оценки количества значащих разрядов, кроме первого, соединены с соотаетс iãóþùèìè входами второй - ðóïïû,аходоа узла управления, первый и второй выходы которого соединены соответственно с управляющим входом узла выделения значащих раэрядоs, со стробирующим входом дешифратора и управляющим входом регистра рез. л тата первого блока для последовательного ьыделения значащих разрядов„ каждый нечетный 1-й выход узла у-равления соединен с управляющими входами промежуточного регистра и узла выделения значащих разрядов ссотаетствующего блока для гсследоаатель;агo аь;деления значащих

;. азрядоа, каждый четный i-й выход узла управления соединен с управляющи ; G,

2. Устройство по и. 1, о т л ич а ю щ е е с я тем„ что узел выделения ":»íà÷àùèõ разрядоа содержит группу элементов ИЛИ, групгу элементов

2И-ИЛИ и rpynпу триггеров, причем первые входы всех элементов ИЛИ груп. пы соединены с первым информационным входом узла, выход каждого элемента ИЛИ груп".û соединен с первым входом соответствующего элемента 2ИИЛИ группы, второй и третий входы которого соединены с управляющим входом узла, четвер. ый вход каждого элемента.2И-ИЛИ группы соединен с вторым информационным входом узла, выход каждого элемента 2И-ИЛИ группы соединен с &-входом соответствующего триггера группы, С-вход которого соединен с тактовым входом узла, выход каждого триггера группы соединен с BTopblM входом элемента

ИЛИ группы и с выходом узла.

3. Устройство по и. 1, о т л ич а ю щ е е с я тем, что узел оценки количества значащих разрядов первого блока для последовательного выделения значащих разрядов содержит элемент И-НЕ, входы и выход которого соединены соответственно с входом и выходом узла, а узлы оценки количества значащих разрядов всех остальных блоков для последовательного выделения значащих разрядоа содержат даа шифратора, группу схем сравнения и элемент И, причем входы первого и второго шифратора соединены с входом узла, выходы первого шифратора соединены с первыми входами соответствующих схем сравнения группы, вторые входы которых соединены с ссответствуоцими выходами атoporo шифратора, выходы схем сравнения гругпы соединены с соответствующими входами элемента И, выход которого соединен с выходом узла.

4. Устройство по и. 1, о т л и ч а ю щ е е с я тем, что узел управления содержит два элемента И и (2К-2 ) элементов 2И-ИЛИ, причем первые прямые входи двух элементов И,всех элементов 2И-ИЛИ и вторые прямые входы (2K-. )-i-о и (2К-2 )-го элементов 2ИИЛИ соединены с входом узла, первый и второй входы первой группы входов узла соединены соответственно с вторым прямым и инверсным входами первого элемента И, i-й вход (i = 2, ° .., (2К-3)) первой группы входов узла соединен с вторым прямым входом (i-1)-го элемента 2И-ИЛИ, третьи и четвертые прямые входы (2К-3 ) и (2К-2)-го элементов 2И-ИЛИ соединены с соответствующими входами первой группы входов узла, инверсный вход

i ãо элемента 2И-ИЛИ (i = 1,..., (2К-2)) соединен с (1+2)-м входом первой группы входов узла, третий прямой вход i-го элемента 2И-ИЛИ (1 = 2,...,(2К-4) соединен с (i-1)-м входом второй группы входов узла, пятый прямой вход (2К-2 )-ro элемента 2И-ИЛИ соединен с соответствующим входом второй группы входов узла,втоl рой вход второго элемента И соединен с соответствующим входом первой группы аходоа узла, третьи прямые входы нечетных элементов 2И-ИЛИ, кроме (2К-3)-го элемента 2И-ИЛИ, соединены с выходами последующих нечетных эле1038935 (2К-3 )-го элемента 2И-ИЛИ соединен с выходом (2К-2)-го элемента 2И-ИЛИ, выходы двух элементов И и всех элементов 2И-ИЛИ соединены с соответствующими выходами узла.

Изобретение относится к вычислительной технике и может быть использовано в ассоциативных запоминающих устройствах и устройствах приоритета.

При обработке данных широкое .применение находит алгоритм отыскания в некотором списке возможных событий, которые были бы каким-либо образом отмечены ранее, т.е. активизированы, с тем, чтобы для каждого активного со- 1Р бытия провести некоторую процедуру.

Например, при поэлементном моделировании логических узлов списком возможных событий является список логических элементов узла 1 .1. 15

Как правило, поиск активных собы" тий реализуется программно на универсальных ЭВИ, что приводит к большим затратам времени.

Известно устройство, которое позво- 20 ляет аппаратно осуществить поиск и потактовое формирование номеров акти- вных событий из списка возможных событий в порядке их возрастания.

Это устройство требует одновремен- 25 ной подачи на его входы данных об активности всех возможных событий и содержит блок выделения единиц с шифратором запрета обработанных разрядов, шифратор номера разряда выделенной еди- Bp ницы, первый и второй регистры хранения этого кода и дешифратор двоичного кода номера разряда выделенной единицы. Причем, выходы блока выделения единиц соединены с входами шифрато- 35 ра, выходы которого соединены с входами первого регистра, выходы первого регистра соединены с входами второго регистра, выходы которого соединены с входами дешифратора,выходы дешифрато- 4п ра соединены с входами из первой группы входов блока выделения единиц, вторая группа входов блока выделения соединена с группой внешних входов устройства (2 j, ментов 2И-ИЛИ, четвертые прямые входы четных элементов 2И-ИЛИ, кроме (2К-2 )-го элемента 2И-ИЛИ, соединены с выходами последующих нечетных элементов 2И-ИЛИ,пятый прямой вход

Недостатком известного устройства является то, что при работе с длинными списками возможных событий (до нес- . кольких тысяч событий) быстродействие устройства мало из-за большого количества последовательно включенных в шифраторе и дешифраторе комби" национных схем, а объем оборудования, необходимого для реализации устройства, велик.

Цель изобретения - уменьшение оборудования и увеличение быстродействия устройства.

Поставленная цель достигается тем, что устройство для выделения зна ащих разрядов, из последовательности многоразрядных двоичных кодов, содержащее блок для последовательного выделения значащих разрядов, состоящий из узла выделения значащих разрядов, шифратора, дешифратора и регистра результата, причем выход узла выделения значащих разрядов соединен с входом шифратора, выход которого соединен с первым информационным входом регистра результата и адресным входом дешифратора, выход дешифратора соединен с первым информационным входом узла выделения значащих разрядов, со- держит К блоков для последовательного выделения значащих разрядов (К вЂ” число групп значащих разрядов), К накопителей, триггер режима,регистр запуска чтения и узел управления„ а в каждый блок для последовательного выделения значащих разрядов дополнительно введен узел оценки количества значащих разрядов во все блоки для последовательного выделения значащих разрядов,кроме первого, введен промежуточный регистр, причем первый вход режима устройства соединен с управляющими входами всех накопителей, кроме

3 первого, и R-входом тp режима, вторОЙ и третий ВхОды данных и разрешения устройства соединены соответственно с информационными входами и входами разрешения записи накопителей, четвертый вход адреса устройства соединен с первыми адрес. ными входами всех накопителей, кроме первого1 и с адресным входом первого накопителя, пятый вход запуска чтения устройства соединен с

5-входом триггера режима и с управляющим входом регистра запуска чтения, выходы которых соединены соответrтвенно с входом и перБой группой

Входов уз. а у:";равпения, в каждом блоке для последовательноi выделения значащих разрядов выход узла выделения . на-ащих разрядов дополнительно соед .:;неH - входом узла оценки количества значащих разрядов ВтОрОй информационный вход регистра результата в каждом блоке для последовательного Выделения значащих разрядов, кро.

10 ме первого; "оединен с выходом г роме" жуточ - ого регистра» а в первом блоке длR последовательного выделения зна:-;ащих ра-::.рядов - с выходом узла оценI(H количества значащих разрядов Вы

;...Од ре-истра peeóã,ьтата 3 каждом !-и

ЗО бгоке (1 = 1...,, К) для последоваTeëüногО Выделения значащих разрядОВ, кроме К=го, соедине -: с вторым адресным входоч (i+1)-го накопителя и с информационным входом промежуточного регистра (1+1 )-го блока для последовательного ьыделения значащих раэря" дов„ вы:,од регистр-; результата К-го блока для последовательного выделения значащих разрядов является информ- .цио:-.ным зыхо ом устроиства, вы4О ход каждо -о: -го накопителя соедине- с втоо,,ч информационным входом узла

ВЫДЕЛЕНт»Я ЗНаЧаЩИХ РВЗРЯДОВ i-rO блока для последовательного BbläåëåHHB значащих разрядов, выходы всех узлов оценки количества значащих разрядов, кроме ;ервого, сседине -ы с соответствующими Вход ми второй группы входов узла управления, первый и второй выходы которого соединены соответственно с управляющими входом узла выдалени » значащих разрядов, со стробирующим входом дешифратора и управляющим входом регистра результата ïåðвого блока дпя поcëåäoâàòåëüíol-о выде-, 55 пения значащих разрядов, каждый нечетный 1-,". Выход узла управления соединен с управляющим 1 входами промежуточного регистра и узла выделения значащих разрядов соответствущего блок::: для последовательного выделения значащих разрядов, каждый четный i-й выход узла управления соеди" нен с управляющим входом регистра результата и стробирующим входом дешифратора соответствующего блока для последовательного выделения значащих разрядов, тактовый вход узла выаеления значащих разрядов каждого блока для последоватепьного выделения значащих разрядов соединен с тактовым входом устройства.

Кроме того, узел выделения значащих разрядов содержит группу элечентов ИЛИ, группы элементов 2И-ИЛИ

И ГРУВ.ly ТРИГГЕРОВ, ПРИЧЕМ ПЕРВЫЕ входы всех элементов ИЛИ группы соединены с первым и формационным входом узла, выход каждого элемента ИЛИ группы соединен с первым входом соответствующего элемента 2И-ИЛИ группы„ Второй и третий входы которого соединены с управляющим входом узла, четвертый вход каждого элемента 2И-

ИЛИ группы соединен с Вторым информационным входом узла, выход каждого

„элемента 2И-ИЛИ группы соединен с 0Входом соответствующего триггера груп"

-ы,.: -вход которого соединен с тактовым

Входом узЛа, выход каждого триггера группы гоединен с вторыч входом элемента ИЛИ группы и с ьыходоч узла.

Кроме того, узел оценки количества значащих разрядов первого блока для последовате.пьного выделения значащих разрядов содержит элемент И-НЕ, входы и выходы которого соединены соответственно с входом и выходом узла, а узлы оценки количества значащих разрядов всех остальных бло<ов дгя последовательного выделения значащих разрядов содержат два .иифратора, группу схем сравнения и элемент И, причем входы первого и второго шифраторов соединены с входом узла, выходы первого шифратора соединены с первыми входами соответствующих схем сравнения группы, вторые входы которых соединены с соответствующими выходами второго шифратора, выходы схем сравнения группы соединены с соответствующим входами элемента И, выход которого соединен с выходом узла.

Кроме того, узел управления содержит два элемента И и (2К-2)

;лементов 2И-ИЛИ, причем первые

10389 прямые входы двух элементов И, всех элементов 2И-ИЛИ и вторые прямые входы,(2К-3)-го и (2К-2)-ro элементов 2И-ИЛИ соединены с входом узла, первый и второй входы первой

5 группы входов узла соединены соответственно с вторым прямым и инверсным входами первого элемента И, i-й вход (i = 2,...(2К-3)) первой группы вхоДов узла соединен с вторым прямым входом (i-1)-го элемента 2ИИЛИ, третьи и четвертые прямые входы (2K-3 ) и (2К-2)-го элементов

2И-ИЛИ соединены с соответствующими входами первой группы .входов узла, инверсный вход i-ro элемента 2И-ИЛИ

{i = 1,...,(2К-2)) соединен с (i+2)-м входом первой группы входов узла, третий прямой вход 1-ro элемента

2И-ИЛИ (i = 2,...,(2К-4)) соединен с (i-1)"и Входом второй группы входов узла, пятый прямой вход (2К-2 )-го элемента 2И-ИЛИ соединен с соответствующим входом второй группы входов узла, второй вход второго элемен- 25 та И соединен с соответствующим входом первой группы входов узла, третьи прямые входы нечетных элементов 2И-ИЛИ, кроме (2К-3)-го элемента

2И-ИЛИ, соединены с выходами последу30 ющих нечетных элементов 2И-ИЛИ, четвертые прямые входы четных элементов

2И-ИЛИ, кроме (2К-2 )-го элемента

< 2И-ИЛИ, соединены с выходами последующих нечетных элементов 2И-ИЛИ,пятый прямой вход (2К-3)-ro элемента 2И-ИЛИ соединен с выходом (2K-2)-ro элемента

2И-ИЛИ, выход двух элементов И и всех элементов 2И-ИЛИ соединены с соответствующими выходами узла.

На фиг. 1 предста лена блок-схема

40 устройства; на фиг.2 - блок-схема узла выделения значащего разряда; на фиг.3,4 - блок-схема узлов оценки количества значащих разрядов для первого и последующих блоков для последовательного выделения значащих разрядов; на фиг.5- блок-схема узла управления.

Устройство содержит накопители

1-4 (2,3 и 4 - накопители с мультиплексором на адресном входе },блок 5 управления чтением, состоящий из триггера 6 режима, регистра 7 запуска чтения, узла 8 управления, первый вход 9 устройства„ группа вторых входов 10 устройства, третий вход 11 управления, четвертый вход 12 устройства, пятый вход 13 устройства

35. 6 блоки 14„- 14 для последовательного выделения значащих разрядов,каждый из которых содержит узел 15 выделения значащих разрядов, шифратор

16,дешифратор 17,узел 18 оценки количества значащих разрядов, регистр

19 результата. Блоки 14>,14, 14+ содержат промежуточный регистр 20 и выход 21 устройства. Узлы 15 содержат выходы 22-24 триггеров 25,группу элементов ИЛИ 26, группу элемен" тов 2И-ИЛИ 27.

Узел 18 блока 141 содержит элемент И-HE 28.

Узлы 18 блоков 14,14,14 содержат шифраторы 29,30,групйу схем 31 сравнения, элемент И 32.

Узел 8 содержит элементы 2И-ИЛИ 3340,элементы И 41 и 42.

Для удобства описания работы устройства допустим, что: а) число возможных событий равно 4096 = 2 б) каждый БПВР выделяет значащие разряды из 8-разрядного слова; с) признаком активности события является логический "0".

В устройстве,в последнем накопителе 4 для каждого конкретного возможного события отведен один бит памяти, адрес которого соответствует двенадцатиразрядному (согласно а) номеру этого события в списке возможных со" бытий, и в который записывается "О" (согласно с ) в случае, если событие активно.

Обозначим разряды, номера событий, начиная со старшего разряда символами

НС11, НС10,...HC1,НСО.

Учитывая допущение (в)-,организуем накопитель 4 в виде 512 восьмиразрядных слов, в каждом иэ которых могут быть (а могут и не быть ) аятивные разряды. Причем номер разряда в слове соответствует коду трех младших разрядов номера события.

НС2,НС1, НСО, а номер слова соответствует коду старших его разрядов

НС11, HC10,..., HC4,НС3.

Для организации оперативного поиска слов накопителя 4, содержащего активные разряды; предназначен накопитель 3, содержащий столько бит памяти, сколько слов в накопителе 4. Накопитель 3 организованный в составе 64-х восьмиразрядных слов, в которых, аналогично сказанному выше, могут быть (а могут и не быть ) активные разряды. Причем номер раэ-.

7 1 0 ряд- B слове соответствует коду раэОядов - НС9, НС4, НС >1 а номер слова

B на (Опителях 1 g соответствует коду разрядов -HC11, НС10, ...,НС7,НС6.

Для того,чтобь организовать оперативный поиск слов накопителей 1-3| содержащих активные разрядь>, предназначен накопитель 2, организованный в сос -аве 8-ми аосьмираэряднь>х слов, Причем номер разряда в слове соответствует коду разрядов HC8,НС7, НС6, а номер слова - коду разрядов

НС11,HС10|HC9.

CooTветств .нно накопитель i орга"|" ни-oBBÿ в виде одного восьмираэрядного слова, номер |-,аэряда в котором ссответствует коду - С11Ä НС10, Н 9.

Устройс BO работает .в режимах запи .", чтения и стирания.

В режиме э=.,писи мультиплексоры акоп| тегей 2- постоянным сигналом

ЗП с зходоь 9 ус»uoй|ciвa соответствс II. настраиваются на переда у адреса, апи.и (ИС11., > С10,...,ИСО ): с входов 10 устройства э гим же си:-налом устанавливается в 0 триггер

ti реж.i, à 6. При этом на всех вь хода:-н узла " устанавливаются сигналы 1 01>, >|О г>ичег liий ".,, поступающий третьего входа > I устройства, при каждом > -;;-ульсе записи, поступающем цен вар-|О -о вход;.> 1 у тр»истаа э.апись|вает Б накс>Г . i ели 4 Г1О ОО

Э-, ВЕт С1 В .ЗШИм аДРЕ СаМ.

ЗT т !1".ОЦег-с пLОи ХОДИТ llОка 0 бытия BVTIrя |зирозаНЬ|. ПО ОКО>-ЧаНИИ записи в накоп":-еге 4 помечены "0 ьсе би; ы, номера которь>х соответствуIoT номеру активных событий, в накопителе 3 и ei12÷ü! 0" сгова накопитепя я, а ко;Ором встречаются активные события и т.д., B накопителе 1 . -|омечены "0 слова накопителя 2, в котором встречаются активные события, При этом многокоатная активизация од" ного и .Ого жс собь>тия равносильна единстBеBнной е.г-о активизации.

Режим чтения начинается с изменением OIOHBëà ЗП на входе 9 и подачей сигнала HB Bxoji 1 > устройства. По этому с |гнаг|у т 1ри г ге о 6 уст ана вли вается B 1 на все разряды регистра

7 принимаются значения логического нуля | а мул 6 Tè ãë Bêñophl íà Koпи T елей

2-4 наст аи ьаюг ся;-(а прием адреса с соотBBтствующих регистров 19 результата

С пре р-ше",ием и-да и cìгнапа на

ВХОД 1, У С- - >O!1 —,а РЕ |-fr! I P 7;| а Чи,а 89 ». 8

r2Î

25 зо

d$ Я

55 ет заполнят ь ся в режиме сдви га логi че ними единицами, При этом прои< дит следующее:

Первый такт. P31 = 1,РЗ2 =0 -происходит прием на узел 15 блока 14 сод ржимого накопителя 1;

Второй такт, Анализируется содержимое узла 15 блока 1 -|, на выходе шифрагора 16 формируется адрес младшего активного триггера узла 15 (по сути соответствующий старшим раз" рядам номеров активных событий иэ

1/8 части всех возможных событий списка l,>IB выходе узла 18 блока 14 форм>ируется сигнал признака активности АКТ1, на выходе дешифратора фоэмируется сигнал сброса ак |иьности данного младшего активного триггера.

Третий Та кт . Приведен в пасси вное сос сяние младший активный триггер узла I бл-»IrB 14,на выходе шифратора

16 узла 14 g формируIOTcn соответственно номер следующего активного три ггера и признак того, что этот триггер не;-|оследний, на выходе дешифратора

17 — сигнал сброса этого триггера.

Одновременно, сформированные во

2 -о.», такте признак акти вности и номер активного триггера узла 15 блока 14„, соответс.гвующий адресу одного из бч-х блоков накопителя 2,приняты на ре" гистр ;.езультата 19. цетвартый |акт, Первь!й блок 14 рабога -г так же, как и в g-ем такте, 1 слово иэ 64-х слов накопителя

2 при ни мается на узел 15 блока 14 2 и появляется на его выходах узла 15 на выходах шифратора 16 появляется поступает на первые входы регистра 19 номер младшего активного триггера узла 15 (по сути соответствующий сред|.им разрядам номер оВ а кти вных событий иэ 1/64 части всех возможных событий списка), старшие его разряды вместе с признаком активности появляются на выходах регистра 20 и поступаю- на вторые вход>ы ре гистра 19 .

В узле 18 блока i 42 и узле 8 формируется сигнал, разрешающий либо перевод В, г|асси зное состояние младшего активного триггера узла 15, если активнь|х; риггеров r1, либо прием на уэег| 15 следующего слова иэ накопитег|я 2. В первом ел|учао процесс формирования оста вшихся разрядов номера активного события в блоках

14. l4 14+происходит апис 1нным выше способом., в результате I г выходах регистра 19 блока 1-:+ |,>мируется

1038935 полный номер активного события, пер во го в с пи с ке возможных событий, затем второго и т,д, до тех пор,пока не сбросится в узле 15 блока 14„ последний активный триггер, и пока 5 не.исчезнет значение активности на выходе узла 18 блока 14„, Когда в узле 15 блока 142 пишутся данные об активности последней 10 части списка, исчезнет значение активности в соответствующем триггере регистра 19 блока 14„.Ëðè очередном приеме в узле 15 блока 14 .исчезнет признак активности из соответст- !Б вующего триггера регистра 20 блока 142 и так далее, пока не исчезнет признак активности в регистре 19 блока 144, 10

Ис чезнов ение акти внос ти в регистре 19 блока 14, служит сигналом конца чтения.

Стирание записанной в накопителе информации производится так же,как и запись, Отличие состоит лишь в том, что на информационные входы ИС памяти подается признак неактивности, т.е, логическая единица. Перебор адресов при стирании может производиться либо по списку номеров активных событий, полученных при последнем чтении, либо подряд, если такого списка нет (например, после включения схемы ).

Использование предлагаемого устройства позволяет уменьшить оборудование и повысить быстродействие устройства, 1038935 7Ь/

1038935

ВНИИПИ Заказ 6231/55 Тираж 706 Подписное

Филиал ППП Патент", r. Ужгород, ул. Проектная,