Мультимикропрограммное устройство управления

 

СОК)3 СОНЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19) (}1) А

3(S1) 6 6 F 9 22

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ т f

OCYAAPCTBEHHblA KOMHTET OCCAM

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21 ) 34 19654/18-24 (22) 09.04.82 (46) .15.09.83. Бюл. Р 34 (72). Н. Ф. Сидоренко, С, Н. Ткаченко, В. С. Харченко, Г. Н. Тимонькин, В. И. Ярмонов и С. П. Кирсанов

{53) 681.325(088.8) (56) 1, Авторское свидетельство СССР

Р 643874,. кл. G 06 F 9/22, 1979.

2. Авторское свидетельство СССР

9 857995, кл. G 06 F 9/46, 1979 (прототип). (54)(57) 1. ИУЛЬТИМИКРОПРОГРАИИНОЕ уСТРОИСТВО уПРАВЛВНИЯ, содержащее шесть блоков элементов И, элемент ИЛИ,." три блока элементдв ИЛИ, элемент И, два регистра адреса, блок памяти микропрограмм, блок проверки логических условий, триггер пуска, генератор тактовых-импульсов, триггер управления, регистр внутренних логических условий и дешифратор внутренних логических условий, первый и второй выходы которого подключены соответственно к единичному и нуле-: вому входам первого триггера регистра внутренних логических условий, третий и четвертый выходы дешиФратора внутренних логических условий подключены соответственно к единичным входам второго и третьего триг- геренов регистра внутренних логических условий, выход внутренних логических условий блока памяти микропрограмм соединен с входом дешиФратора внутренних логических условий, управляющий выход блока памяти микропрограмм соединен с выходом устройства, выходы внешних логических условий и адресный блок памяти Млкропрограмм подключены соответственно к первому и второму входам блока проверки логических условий, третий вход которого соединен с первым управляющим входом устройства, адресный выход ,блока проверки логических условий соединен с первыми входами первого и. второго блоков элементов, И, первый управляющий выход блока проверки логических условий соединен с единичным входом триггера управления, выход которого подключен к второму входу 5торого блока элементов И, выход которого соединен с первым входом первого блока элементов ИЛИ, выход первого блока элементов ИЛИ .подключен к входу первого регистра адреса, выход которого подключен к

,первому входу третьего блока элемен тов И, выход третьего блока элементов И соединен с первым входом вто- рого блока элементов ИЛИ, выход которого подключен к адресному входу блока памяти микропрограмм, выход первого элемента ИЛИ соединен с первыч входом четвертого блока элементов И, выход которого соединен с первым входом третьего блока элемен- тов ИЛИ,-выход третьего блока элементов ЙЛИ подключен к входу второго регистра адреса, выход второго регистра адреса соединен с первым входом шестого блока элементов И, выход которого соединен с вторым входом:второго блока элементов ИЛИ, вы. "ход первого блока элементов И со-единен с вторым входом третьего бло:. ка элементов ИЛИ, первый адресный вход устройства соединен с первым входом шестого блока элементов И,. выход которого подключен к второму входу первого блока элементов ИЛИ, второй адресный вход устройства подключен к второму входу четвертого блока элементов И, о т л и.ч а ющ е е с я тем, что, с целью расширения области применения и повышения быстродействия, в него введены с дьмой блок элементов И, второй, третий и четвертый элементы ИЛИ, два элемента И, три элемента эадерж; ки, одновибратор, дешиФратор управления, первый и в-.:зрой регистры, 1042017,причем первый выход дешифратора управления под .лючен к нулевому входу триггера пуска и через первый зле кент задержки к нулевому входу вторЬго триггера регистра внутренних. логических условий, единичные и нулевые выходы второго и третьего триггеров регистра внутренних логичес.. ких условий соединены соответственно с первым, вторым; третьим и четвертым входами дешифратора управления, второй выход которого подключен к выходу устройства, первому входу третьего элемента ИЛИ, третьему входу второго блока элементов И, первому входу четвертого элемента ИЛИ и второму входу третьего блока элементов И, третий выход дешифратора управления подключен к второму входу первого элемента И, выход которога через последовательно соединенные одновибратор, второй и третий элементы задержки соединен с управляющим входом первого регистра, выход одновибратора соединен с управляющим входом второго регистра, информационный выход которого подключен к первому управляющему входу устройства, выход второго регистра подключен к информационному входу первого регистра, выход которого соединеи с первым входом седьмого блока элементов И, выход второго элемента задержки соединен с вторым входом седьмого блока элементов И, выход которого подключен к выходу устройства, четвертый выход дешифратора управления сбединен через четвертый элемент задержки с первым входом первого элемента ИЛИ, второй вход которого соединен с единичным входом триггера пуска и вторым входом шестого блока элементов И, четвертый выход дешифратора управления соединен также с выходом устройства, выход четвертого элемента задержки соединен с вторым входом второго элемента ИЛИ, выход которого соеди нен с нулевым входом третьего триггера регистра внутренних логических условий, единичный выход триггера управлейия соединен с вторым входом третьего элемента ИЛИ, выход которого подключен к второму входу пятого блока элементов И, второму вхоцу первого блока элементов И и четвертому входу блока проверки логических усло, вий, второй и третий управляющие вы« ходы -которого соединены соответственно с первым входом третьего эле.мента И и третьим входом пятого (блока элементов И, нулевой выход первого триггера регистра внутренних логических условий соединен с вторым входом третьего элемента И, выход которого соединен с нулевым входом триггера управления и вторым входом четвертого элемента ИЛИ, третий вход которого подключен к единичнапчу входу триггера управления, выход четвертого элемента ИЛИ соединен со вторым входом второго элемента И, нулевой выход триггера управления соединен с третьим входом третьего блока элементов И„ . 2. Устройство управления по п. i) отличающееся тем, что .блок проверки логических условий содержит дешифратор, два регистра, три блока элементов И, блок элементов сумма по модулю два, два элемента И и элемент ИЛИ, причем первый выход дешифратора соединен с первыми входами первого и второго блока элементов И, второй выход дешифратора соединен с первым входом третьего блока элементов И, выход которого соединен с первым входом блока элементов сумма по модулю два, второй вход блока элементов сумМа по модулю два подключен к второму входу блока проверки логических условий, а выход, - к адресному выходу блока проверки логических условий, первый вход блока проверки логических условий соединен с входом дешифратора, третий вход блока проверки логических условий соединен с вторым входом третьего блока элементов

И и первымн группами входов первого и второго регистров, вторые. группы входов. которых соединены соответственно с выходами первого и второго блоков элементов И, первый выход первого регистра соединен с входрм элемента И, выход которого является. первым управляющим выходом блока проверки логических условий, второй управляющий выход которого соединен с выходом первого элемента И, второй выход первого регистра соединен с входами второго элемента И, выход которого являетоя третьим управляющим выходом блоке проверки логических условий, четвертый выход которого соединен с вторыми выходами первого и второго блоков элементов И.

1042017

Йзобретение относится к вычисли-, следовательно, время дообслуживания тедьйой технике и может быть исполь- параллельной микропрограммы вновь эовано для построенйя высокопроиз- становится равным потребному времени водительных вычислительных систем " ее выполнения. Последнее обстоятельс микропрограммным управлением. ство в устройстве-прототипе не учи..Известномикропрограммное устрой- 5 тывается и с использованием рассматриство управления, содержащее блок па- ваемой структуры может быть реализомяти микропрограмм, блок. проверки .. вано путем программного анализа сиусловий, триггер уйравления, эле- туации и организации в последующем мент И, два регистра адреса .(1) . . повторной инициализации параллельНедостатками укаэанного устройства 10 HQA микропрограммы, на .что потребуявляются низкое быстродействие и уз« . ются значительные затраты времени. кая область применения, которые . Композиция описанных дисциплин обобусловлены неполным учетом множест- служивания при условии реализации ва взаимных состояний реализуемых . в устройстве-прототипе накладывает в режиме мультипрограммирования мик- 15 следующие ограничения на реализуропрограмм (режим мультипрограммиро емые микропрограммы и объект управваыия), ления: вторая (параллельная) микроНаиболее близким к изобретению,.; ". программа не должна иметь непрерыпо технической сущности и достига- . ваемых (критических) участков, по- емому эффекту является устройство 20 скольку она может быть перервана управления с параллельным выполнени- основной микропрограммой по скончаем микропрограмм, содержащее шесть . нию ожидания в произвольный. момент блоков элементов И, элемент ИЛИ,. три времени, вторая. микропрограмма не блока элементов ИЛЙ, элемент И, два может Иметь микрокоманд ожидания, регистра адреса, блок памяти микро- 2 обе,микропрограммы должны осущестпрограмм, блок проверки логических влять управление разными функциональусловий, триггер пуска, генератор ными блоками (узлами, подсистемами) тактовых импульсов, трйггер управ-,. объекта управления, т.е. в устройстве ления, регистр внутренних логических отсутствуют специальные средства для условий и дешифратор внутренних логи- сохранения информации о состоянии ческих условий (2 . объекта управления, определяемой

Недостатками известного устройства значением внешних логических условий, являются узкая область применения . в момент прерывания выполнения одной и низкое быстродействие, что обус-. микропрограммы и перехода к выполнеловлено следующими причинами. В ука- нию другой. занном устройстве реализовано круго- З Условие отсутствия критических вое циклическое планирование для . участков в параллельной микропрогдвух микропрограмм (основной и па- . Рамме приводит к тому, что в микрораллелльной), обладающих разным программе не должно быть неделимых приоритетом. Вторая (параллельная) операций, т,е. никакая последовательмикропрограмма реализуется в режи- 40 ность мнкрокоманд не может задавать мах ожидания первой (основной) микро-; выполнение неделимых операций с Репрограммы. По окончании ожидания пер-. сурсами системы. При этом под ресур. вая микропрограмма прерывает Выпол- сом понимается любая компонента (апнение второй и возобновляет свою .. паратная или программная) системы, работу с микрокоманды, следующей за 4 которая может быть представлена промикрокомандой ожидания. Таким обра- цессу, реализующему микропрограммУ. зом, в целом дисциплина функциониро- указанные обстоятельства существенвания устройства является компоэи- но сужают на практике область примецией двух дисциплин обслуживания нения устройства-прототипа и, кроме микропрограмм: первая (основная) мик- 0 того, уменьшают быстродействие устропрограмма обслуживается по алгоритму ройства за счет потери информации

"Первый пришел — первйй обслужен"- прн прерывании параллельной микровторая (параллельная) микропрограм программы основной. ма обслуживается с абсолютным при- Вторая (параллельная) микропрооритетом, дообслуживанием и величи- грамма не может иметь микрокомайдной очередного кванта обслуживания, >> ожидания ввиду того, что в устройзависящей от состояния (длительнос- стве по замыслу должен фиксироватьти режима ожидания) первой микропро- ся режим ожидания только основной граммы. Причем величина времени до- микропрограммы. Однако одни и те же обслуживания зависит от того про-, микропрограммы могут высТупать в изошло ли прерывание параллельной 60 процессе реализации разных операций микропрограммы в критическом участ- в системе в роли как основной, так ке или вне его - если прерывание и параллельных микропрограмм. В свя-. проиэошло в критическом участке, зи с этим код начала ожидания долто результаты предыдущей работы па-,жен быть унифицированным в системе. раллельной микропрограммы теряются mj Следовательно, при переходе в ожи1042017 дание параллельной микропрограммы выработан сигнал "Начало ожидания", предусмотренный только для основной микропрограммы, и устройство будет функционировать неверно. указанный недостаток ограничивает область применения и снижает надежность устройства.

Кроме того,. в прототипе может быть . реализован только принцип закрепления функциональных узлов и элементов 10 (или их совокупностей) за конкретной микропрограммой (основной или параллельной). Данное определение соответствует принципу построения вычислительной системы с закреплен- 15 ными устройствами. Это обусловлено тем, что состояние системы, содержащей объект управления и данное устройство управления при переходе от основной микрограммы (параллельной)2О . к параллельной (основной) сохраняется только частично — запоминается .адрес очередной микрокоманды прерываемой программы. Состояние же объекта управ-. ления,определяемое значениямилогических условий, не запоминается. По- . этому для. того, чтобы при возобновле. нии выполнения прерванной микропро граммы можно было идентифицировать нужное для ее работы состояние системы, требуется, чтобы прерываемая микропро" ЗО грамма (которая работала перед возоб-, новляемой) не изменила логические. ус- ловия, определяющие ход выполнения во-, зобновляемой микропрограммы. указанное ограничение приводит на практике 35 к .резкому увеличению объема оборудования системы либо требует существенного снижения функциональных возможностей микропрограмм.

Низкое быстродействие прототипа 4р также обусловлено тем, что парал.лельная микропрограмма не мажет иметь микрокоманд ожидания. Вслед- ствие этого исходная микропрограмма должна разбиваться на параллельные 45 микропрограммы меньшего размера, не содержащие микрокоманд ожидания.

Цель изобретения — расширение области применения и повышение быст-. родействия устройства.

Поставленная цель достигается тем, . что в мультимикропрограммное устройство управления, содержащее шесть волоков элементов И, элемент ИЛИ, три блока элементов ИЛИ, элемент И, два регистра адреса, блок памяти 55 микропрограмм, блок проверки логических условий, триггер пуска, генератор тактовых импульсов, триггер управления, регйстр внутренних логйческих условий и дешифратор внутрен- ц) них,логических условий, первый и второй выходы которого пОдключены соответственно к единичному и нулевому входам первого триггера регистра внутренних логических условий, третий и четвертый выходы дешифратора внутренних логических условий под» ключены соответственно к единичным входам второго и третьего триггеров . регистра внутренних логических условий, выход внутренних логических ус» ловий блока памяти микропрограмм соединен с входом дешифратора внутренних логических условий, управляющий выход блока памяти микропрограмм соединен с выходом устройства, выход внешних логических условий и адресныйвыход блока памяти микропрограмм подключены соответственно к " " первому и второму входам блока проверки логических условий, третий вход которого соединен с первым управляющим входом устройства, адресный выход блока проверки логических условий соединен с первыми входами первого и .второго блоков элементов И, первый управляющий выход блока проверки логических условий соединен с единичным входом триггера управления, выход которого подключен к второму входу второго блока элементов И, выход.которого соединен с нулевым входом первого блока элементов ИЛИ, выход первого блока элементов ИЛИ подключен к входу первого регистра адреса, выход которого подключен к первому входу третьего блока элементов И, выход третьего блока элемен тов И соединен с первым входом второго блока элементов ИЛИ, выход которого подключен к адресному входу блока памяти микропрограмм, выход первого элемента ИЛИ соединен с первым входом четвертого блока элементов. И, выход которого соединен с первым входом третьего блока элеяентов ИЛИ, выход третьего блока элементов ЙЛИ подключен к входу второго регистра адреса, выход второго регистра адреса соединен с первым входом пятого блока, элементов И, выход которого сОединен с вторым.входом второго блока элементов ИЛИ, выход первого блока элементов И со- 3 единен с вторым входом третьего бл3 ка Элементов ИЛИ, первый адресный вход устройства соединен с первым входом шестого блока элементов И, выход которого подключен к второму входу первого блока элементов ИЛИ, второй адресный вход устройства подключен к второму входу .четвертого блока элементов И, выход генератора тактовых импульсов соединен с первым входом первого элемента И, выход которого подключен к управляющему входу блока памяти микропрограмм, второй управляющий вход устройства соединен с единичным входом триггера пуска, единичный выход которого соединен со вторым входом первого элемента И, дополнительно введены седьмой блок элемейтов И, 1042017 входом третьего элемента И, выход которого соединен с нулевым входом . триггера управления н вторым входом четвертого элемента ИЛИ, третий вход которого подключен к единичному входу триггера управления, выход четвертого элемента ИЛИ соединен с вторым, входом второго элемента И, нулевой, выход триггера управления соединен б третьим. входом третьего блока элементов И.

Блок проверки логических условий содержит дешифратор, два регистра, три блока элементов И, блок элементов сумма по модулю два, два элемен.та И и элемент ИЛИ, причем первый выход дешифратора соединен с первыми входами первого и второго блока элементов И, второй вход дешифратора соединен с первым входом треть его блока элементов И, выход которого соединен с первым входом блока элементов сумма по модулю два, вто рой вход блока элементов сумма По модулю два подключен к второму вхо ду блока проверки логических условий,, а выход - к адресному выходу блока йроверки логических условий, первый вход блока проверки логических условий соединен с входом дешифратора,,третий вход блока проверки логических условий соединен с вторым входом третьего блока элементов И и первыми группами входов первого и второго регистров, вторые группы входов которых соединены соответственно с выходами первого и второго блоков элементов И, первый выход первого ре- . гистра соединен с вхбдом элемента И, выход которого является первым управ- ляющим выходом блока проверки логических условий, второй управляющий выход которого соединен с выходом первого элемента И, второй выход первого .регистра соединен с входами первого элемента И, выход второго регистра соединен с входами второ""о элемента И, выход которого является .третьим управляющим выходом. блока

;проверки логических условий, четвер тый вход которого соединен с вторы ми входами первого и второго блоков элементов И. второй, третий и четвертый элементы

ИЛИ, два элемента И, четыре элемента задержки, .одновибратор, дешифра,тор управления, первый и второй регистры, причем первый выход дешиф-. ратора управления подключен к нулевому входу триггера пуска и через первый элемент задержки к нулевому.: входу второго триггера регистра внутренних логических условий, еди- ничные и нулевые выходы второго ii, 10. третьего триггеров регистра внутренних логических условий соединены соответственно с первым, вторым, треть. им и четвертым входами дешифратора управления, второй выход которого:. -. 15 йодключен к выходу устройства, первому:входу третьего элемента ЙЛИ, третьему входу второго блока элементов И; первому входу четвертого элемента ИЛИ и второму входу третьего блока элементов И, третий выход дб-;, шифратора управления подключен к:пер. вому входу второго элемента И, вход, которого через последовательно со- . единенные одновибратор, второй и:;:. . 25 третий элементы задержки соединен с управляющим входом первого регист-. ра, выход одновибратора соединен:а управляющим входом второго регйстра, информационйый вход которого подклею чен к первому управляющему входу ..ует-З0 ройства, выход второго регистра под,: ключен к информационному входу пер-. вого регистра, выход которого соеди-. нен с первым входом седьмого блока элементов И, выход второго элемейта задержки. соединен с вторым входоМ седьмого блока элементов И, выход

:которого подключен к выходу устрой» ства, четвертый выход дешифратора - . управления соединен через четвертый 40 элемент задержки с первым входом первого элемента ИЛИ, второй вход которого соединен с единичным вхО дом триггера пуска и вторым входоМ .шестого блока элеяентов И, четвертцй:45 выход дешифратора управления аоедй.-. нен также с выходом устройства, вы-. ход четвертого элемента .задержки со .единен с вторым входом второго эле- . мента ИЛИ выход которОГО СОеДИНеи с нулевым входом третьего триггера регистра внутренних логических условий, единичный выход триггера управления соединен с вторым входом третЬего элемента ИЛИ, выход которого подключен к второму входу пятого блока элементов И, второму входу первого блоКа элементов И и четвертому вхо=-:— ду блока проверки логических усло- :, — . .вий, второй и третий управляющие входы которого соединены соответст-" 60 ренно с первым входом третьего эле-" мента И и третьим входом пятого блока элементов И, нулевой выход первого триггера регистра внутренних .ло-, гических условий соединен с вторым.

Сущность изобретения состоит в расширении области. применения и повышении быстродействия устройства, путем реализации кругового циклического алгоритма для двух микропрограмм. При этом одна из микропрограмм (основная) имеет приоритет выше, чем у другой (параллельная) и поэтому может прерывать ее выполнение. устройство предназначено для реализации микропрограмм, представляемых в.последовательно-параллельной

Форме. При этом каждая исходная мик ропрограмма разбивается на подмно1042017 жества основных и параллельных микропрограмм.

Устройство функционирует следующим образом.

В исходной состоянии все элементы памяти находятся в нулевом состоянии. Код реализуемой операции записывается в регистр адреса основной микропрограммы и определяет начальный адрес соответствующей микропрограммы. В регистр параллельной микропрограммы заносится начальный ад- .

"р рес первой параллельной микропрогаммы, которая реализуется в режимах Ожидайия основной микропрограммы.

После этого устройство переходит в 15 режим реализации основной микропрограммы. Направление цепи передачи информации (формирование адреса очередной микрокОяанды) определяется сОстОяниям триггера управления, кОторый s режиме реализации основной микропрограммы устанавливается в нулевое состояние. Если основная микропрограмма переходит в режим ожида ния, то по соответствующему сигналу блока проверки логических условий триггер управления переключает .я в единичное состояние, тем самым прерывая выполнение основной микропрограммы и разрешая реализацию параллельной .микропрограммы. Кроме того, при прерывании основной микропрограммы И и аналогично параллельной MHKponporpaMMH во втором регистре сохранения информации запоминается состояние. логических условий на 35 момент прерывания основной (параллельной) микропрограммы, а из пер вого регистра сохранения информации восстанавливается состояние логических условий для продолжения реиници- 40 ируемой микропрограммы.

Ь процессе выполнения параллельной микропрограммы также может возникнуть режим ожидания (вложение ожиданий). В этом случае соответст- 45 вующим сигналом блока проверки логических условий блокируется считывание из регистра адреса параллельной микропрограммы до свершения одного иэ двух событий: окончание режима ожидания параллельной микропрограммы до завершения ожидания основной микропрограммы, окончание режима ожидания основной микропрограммы.

В первом случае разблокируется цепь считывания с регистра параллель-55 ной микропрограммы, и устройство

Функционирует в режиме выполнения параллельной микропрограммы аналогично указанному.

Во втором случае происходит эа- 60 поминание логических условий на момент прерывания параллельной микропрограммы, восстанавливаются логические условия для основной микропрограммы, и устройство переходит в режим выполнения основной микропрограммы.

Однако .свершение второго собы,тия возможно только в том случае, если параллельная микропрограмма не воздействует на функциональные элементы и узлы объекта управления, которые она использует в режиме разделения времени-с основной микропрограммой и операции с которыми должны быть логически завершены, т.е, являются неделимыми или, дру« гимн словами, критическими участками параллельной микропрограммы. Для защиты таких критических участков в устройстве блокируется прохождение сигнала окончания ожидания основной микропрограммы до окончания критического участка параллельной микропрограммы. Это позволяет существенно расширить область применения устройства за счет отказа от режима монопольного закрепления функциональных узлов и элементов объ) екта управления за микропрограммой.

Если до окончания выполнения основной микропрограммы заканчивается данная параллельная микропрограмМа, то соответствуниций сигнал выдается операционной системе ЭВМ, которая может занести в регистр параллельной микропрограммы начальный адрес другой параллельной микропрограммы.

Параллельная микропрограмма может выполняться параллельно с данной основной микропрограммой. В против» ном случае устройство продолжает реализацию текущей основной микропрограммы до ее завершения. Если до окончания выполнения параллельной микропрограммы заканчивается основная микропрограмма, то адрес очередной микропрограммь основной микропрограммы (первой микрокоманды в новой параллельно-последовательной комбинации микропрограмм) записывается в регистр основной микропрограммы и происходит блокирование считывания из регистра основной микропрограммы. По окончании обеих микропрограмм осуществляется запись в регистр параллельной микропрограммы начального адреса очередной параллельной микропрограммы и устройство переходит в режим реализации новой параллельно-последовательной комбинации микропрограмм .в соответствии с указанным порядком.

На фиг. 1 представлена функциональная схема предлагаемого устройства, на фиг. 2 — функциональная схема блока проверки логических условий, на фиг. 3 — схема алгоритма реализации основной микропрограммы, на фиг. 4 — схема алгоритма реализации параллельной микропрограммы.

Предлагаемое устройство (фиг. 1) содержит четвертый элемент 1 задерж:. 1042017

10 ки, второй адресный вход 2 устройства, первый элемент ИЛИ 3 четвертый блок элементов И 4, третий блох элементов ИЛИ 5, второй регистр 6 адреса, пятый блок элементов И 7, второй блок элементов ИЛИ 8, блок 9 памяти микропрограмм, имеющий выхо-. ды 10, 11 и 12 внутренних логических условий, управляющий внешних логи- " ческих условий и адресный выход 13, дешифратор 14 внутренних логических 30 условий, имеющий выходы 15, 16, 17 и 18 сигналов на4ала критического участка параллельной микропрограммы,конца критического участка параллельной микропрограммы, конца основной микропрограммы, конца параллельной: микропрограммы, второй элемент ИЛИ 19, .регистр 20 внутренних логических условий, имеющий выход 21 сигнала блокировкй прерывания параллельноф микропрограммы, дешифратор 22 управления, имеющий выходы 23, 24, 25, 26 сигналов конца обеих микропро.грамм, конца основной микропрограммы (работают обе микропрограммы), конца параллельной микропрограммы, первый элемент 27 задержки, первый,:.. адресный вход 28 устройдтва, шестой . блок элементов И 29, первый блок. элементов ИЛИ 30, первый регистр 31 адреса, третий блок элементов И 32, первый управляющий вход 33 устрой- . ства, четвертый вход 34 блока про" верки логических условий, первый 35, второй 36, третий 37 входы блока 3р. проверки логически»;. условий, адрес 35 ный выход 39 блока проверки логических условий, первый управляющий вы». ход 40 блока 38, второй управляющий. выход 41 блока 38, третий управля- ющий выход 42 блока 38„ третий эле- 40 мент И 43, триггер 44 управления, третий элемент ИЛИ 45, первый блок элементов И 46, второй блок элемен-::. тов И 47, четвертый элемент ИЛИ 48,;,. второй элемент И 49, одновибратор 50,45 второй элемент 51 задержки, третий элемент 52 задержки, второй регистр

53, первый регистр 54, седьмой блок элементов И 55,. выход устройства 56, второй управляющий вход 57 устрой- -. ства, триггер 58 пуска, генератор 59 тактовых импульсов, первый элемент ::

H 60.. Блок 38 (фиг. 2) содержит де-. шифратор 61, третий блок элементов .

И 62, блок 63 сумматоров по модулю два, первый блок элементов И 64, первый регистр 65, блок элементом .. ИЛИ 66, четвертый блок элементов

И 67, второй блок элементов И 68, второй регистр 69, пятый блок эле- ." ментов И 70. 60

На схемах алгоритмов функционирования по основной и параллельной микропрограммам (фиг.3 и 4) приняты

Следующие условные обозначения и сокращения:

А,цщ - адрес микрокоманды параллельной микропрограммы; A öä — адрес микрокоманды основной микропрограммы ОИП - основная микропрограмма, МПМ - параллельная микропрограмма, Вс - регистр,.воперация записи, (HG)содержимое регистра.

Работа устройства осуществляется следующим образом.

В исходном состоянии все элементы памяти находятся в нулевом состоянии. Код реализуемой устройством операции подается на вход 28 и. определяет начальный адрес основной микропрограммы. На вход 2 устройства подается код операции, задавая тем самым режим работы основной микропрограммы. Сигналом с выхода 21 регистра 20 открыт элемент И 43, а сигналом с выхода 25 (признак парал. лельной реализации основной и параллельной микропрограммы) дешифратора 22 — элемент H 49.

На выходе 24 дешнфратора 22 сигнал (признак окончания основной микропрограммы и работы параллельной).отсутствует, поэтому элементы И 32 открыты. Адрес микрокоманды основной микропрограммы с выхода регистра 31 поступает через элементы И 32 и ИЛИ 7 на вход блока 9 памяти микропрограмм, с выходов которого считывается код микрокоманды основной микропрограммы. При этом с выхода. 10 на дешифратор 14 поступает код внут- ренних логических условий, которые могут определять конец основной микропрограммы. С выхода 11 блока 9 на,выход 56 устройства поступают сиЬналй микроопераций, с выхода 12 на вход 35 блока 38 проверки логичес- . ких условий поступает код внешних логических условий, которые-определяются состоянием объекта управления.

С адресного выхода 13 блока 9 памяти на вход 36 блока 38 поступает код косвенного адреса очередной, микрокоманды .основной микропрограммы.

Если в данном такте работы режим функционирования основной микропрограммы не изменяется (отсутствуют признаки окончания или начала ожидания), то с выхода 39 блока 38 адрес очередной микрокоманды основной микропрограммы, модифицированный в блоке 38 сигналами внешних логических условий объекта управления с входа 33 устройства, через открытые элементы И 47 и элементы ИЛИ 30 поступает в регистр 31. В дальнейшем до изменения режима работы (фиг. 3) основной микропрограммы устройство функционирует аналогично указанному.

Если в очередной микрокоманде основной микропрограммы заданы внешние логические условия начала ожидания, то адрес следующей мнкрокоманды ос- новной микропрограммы аналогично

1042017

12 укаэанному заносится в регистр 31, фиксируя точку продолжения основной микропрограммы после окончания режи ма ожидания. С выхода 40 блока 38 поступает сигнал начала ожидания основной микропрограммы, который устанавливает триггер 44 в единичное состояние.. При этом закрываются эю .ементы И 47 и И 32, стоящие в цепи основной микропрограммы. Кроме того, при появлении сигнала начала ожидания на выходе 40 блока 38, который поступает через элемент ИЛИ 48 на вход элемента И 49, Одновибратор 50 разрешает запись в регистр сохране« ния информации 50 с входа 33 сигналов15 мгновенных логических условий, определяющих состояние основной мйкропро граммы на момент прерывания (перехода в ожидание). далее сигнал с выхода элемейта 51 задержки разрешает 20 выдачу на объект управления из регистра 54 через элементы И 55 сигналов условий, определяющих состояние розобновляемой параллельной микропрограммы. 1Io .сигналу со второго элемен- 25 та 52 задержки осуществляется перезапись информации о состоянии прерванной основной микропрограммы кз .регистра 53.в регистр 54. Сигналом с единичного выхода триггера 44 через элемент ИЛИ 45 открываются элементы И 46 и И 7.:,Поэтому rro очередному тактовому импульсу осуществляется считывание из регистра 6 адре-. са очередной микрокоманды параллельной микропрограммы, который через элементы И 7 и ИЛИ 8 поступает в блок 9 памяти. С выходов блока 9 памяти считывается код мнкрокоманды параллельной микропрограммы. Прн этом с выхода 10 блока 9 на вход 40 дешифратора 14 поступает код внутренних логических условий, который для параллельной микропрограммы может устанавливать признаки начал и конца критического участка, а так- 45 же окончания параллельной микропро« граммы. Если в данной микрокоманде параллельной микропрограммы режим ее работы не изменяется (отсутствуют сигналы окончания режима ожидания основной микропрограммы при условии, что параллельная находится вне критического интервала, или сигнал окончания параллельной микропрограммц), то с выхода 39 блока 38 адрес очередной микрокоманды параллельной микропрограммы через элементы И 46 и ИЛИ 5 поступает в регистр 6. Далее реализуется очередная микрокоМанда параллельной микропрограммы анало1ич « но указанному. Если параллельная 60 микропрограмма переходит в режим ожидания, то в очередной микрокоманде с выхода 12 блока 9 считывается соответствующий код внешних логичес-: ких условий, по которому осуществляется запись условия ожидания в регистр 69 блока 38 (фиг. 2). На выходе 42 блока 38 сигнал снимается и тем самым блокируются элементы И 7.

После этого устройство переходит в режим обоюдного ожидания основной и параллельной микропрограмм. В случае окончания режима ожидания параллельной микропрограммы все разряды регистра 69 блока 38 (фир. 2) устанавливаются в нулевое состояние и с выхода 42 блока 38 возобновляется выдача единичного сигнала, по которому продолжается выполнение параллельной микропрограммы аналогично указанному. Если s процессе фун.кционирования параллельной микропрограммы заканчивается ожидание основной микропрограммы (фиг. 3), то с выхода 41 блока 38 выдается сигнал на.первый вход элемента И 43. Элемент И 43 срабатывает только в том случае, когда первый триггер регистра 20 установлен в нулевое состо« янке. Это свидетельствует о том, что параллельная микропрограмма не нахо дится s критическом (непрерываемом) участке. Если же по одной из микрокоманд параллельной микропрограммы первый триггер регистра 20.был установлен в единицу по сигналу с выхода 15 дешифратора 14, то, следовательно, параллельная микропрограмма находятся в критическом (непрерываемом) участке.

Поэтому элемент И 43 не срабатывает, триггер 44 остается в единичном состоянии и устройство продолжает реализацию параллельной микропрограммы аналогично описанному выше.

Однако как только в очередной микрокоманде параллельной микропрограммы выдается сигнал окончания критичес- кого участка с выхода 16 дешифратора 14, происходит аналогично указанному запись кода адреса очередной микрокоманды параллельной микропрограммы. в регистр адреса 6. Кроме того, первый триггер регистра 20 устанавливается в нулевое состояние и открывает элемент И 43. В этом случае триггер 44.устанавливается в нулевое состояние, инициируя тем самым продолжение выполнения основной микропрограммы. При переходе к основной микропрограмме также как и при переходе от основной к параллельной микропрограмме по сигналу с выхода элемента И 43 через элемент

ИЛИ 48 срабатывает элемент И 49 и осуществляется аналогично описанному выше, сохранение состояния прерыва» емой параллельной микропрограммы в регистре 53 н восстановление ин.— формации о реннициируемой основной микропрограмме из регистра 54.

В процессе функционирования во время ожидания основной микропро1;.; 1042017

14 граммы (до окончания ее) параллель ная микропрограмма может завершиться (фиг. 4).

В последней микрокоманде параллельной микропрограммы с .выхода 18 дешифратора 14 выдается сигнал окончания параллельной микропрограммы, по которому с выхода 26 дешифратора

22,выдается сигнал окончания параллельной микропрограммы,на выход 56 устройства B качестве сообщения операционной системе ЭВМ. В данном случае до окончания основной микропрограммы можно задать устройству прй, необходимости выполнение еще одной параллельной микропрограммы. При, этом операционная система ЭВМ лода» ет на вход,2 код операции, опред Мяющий начальный адрес очередной па- : раллельной микропрограммы, а управ-. ляющий сигнал пуска формируется по сигналу с выхода 26 дешифратора 22, который через элемент задержки 1, ИЛИ 2 открывает элементы И 4, и осу.ществляется запись начального адреса очередной параллельной микропрограь мы в регистр б. Одновременно с выхо да 26 дешифратора 22 сигнала, задар,жанным на элементе задержки 1, через элемейт ИЛИ 19 сбрасывается регистр

20. После этого устройство продол-:, жает работать в режиме.параллельйой . реализации основной и параллельной микропрограмм.. .Если в процессе реализации счи- тывается конечная микрокоманда ос-.. новной микропрограммы, мо сигнал с выхода 17 дешифратора 14 устанавливает в единицу третий раэ ряд регист: ра 20, который инициирует на выходе

24 дешифратора 22 сигнал, который поступает на выход 56 устройства для информирования операционной системы ЭВМ об окончании основной микропро"граммы.и необходимости подачи на вход 28 устройства начальйого адреса очередной основной микропрограм-, мы. Этот же сигнал через элемент

ИЛИ 45 открывает элементы И 46, разрешая тем самым прохождение адреса:, .микрокоманд параллельной микропрограммы. Далее устройство реализуей только параллельную микропрограмму до ее окончания.. . По окончании параллельной. микропрограммы (фиг. 4) возбуждается вы ход 23 дешифратора 22 и выдает сигнал окончания обоих микропрограмм. По этому сигналу триггер 58 уста- навливается в нулевое состояние и

;запрещается прохождение тактовых импульсов с генератора 59 через эле- мент И 60 на управляющий вход блока памяти 9. При подаче управляющего сигнала пуска на вход 57 устройство переходит к параллельной реализацйи основной и параллельной микропро,граммы аналогично описанному вьые.

Технико-экономическую эффективность предлагаемого устройства оце,нивают следующим образом. Степень увеличения быстродействия. устрой- . ства Ь определяется выражением п ® ож У омц 0

10 Зададим следующие значения вели -

10 10

ga„= 10 °

Число микрокоманд ожидания составляет до 20% от общей длины,мик15 ропрограммы, тогда можно задать величину по формуле

Noyn

Подставив заданные значения для величины N zz 1 ж и, получают среднюю оценку степени увеличения быстродействия устройства:

10 10 ° 0,2 ° 10 = 2 10

3 9 6

Sd = 100% = 100%, где а оценивается в количестве микрокоманд, которые может выполнить предлагаемое устройство за время, решения адекватной задачи устройЗ0 ством-прототипом.

По отношению к базовому объектУ

INTEL 8080 выигрыш по быстродействию .оценивается по формуле

° . J

35 - лИ Р (« 1л л ож (Hyped р1-" омп "@4к 2у) "вцик К ож(1 амп- ) 40 При значении параметров. выбран- ных выше 6 О = 99,7%.

В предложенном устройстве могут быть реализованы микропрограммы, имеющие критические участки, парал-.

45 лельные микропрограммы могут- иметь. микрокоманды ожидания, управление блоками (узлами) объекта управления возможно как в режиме разделения времени, g.å. поочередного испольI

50 зования одних и тех же блоков, так и в режиме закрепления эа определенной.мнкропрограммой блоков (узлов} объекта управления.

Предлагаемое устройство позволяет существенно. расширить возможности микропрограмчы и управляемого объекта, а также повысить быстродей-, ствие устройства за счет сокращения непроизводительных затрат времени, связанных с необходимостью повтор60 ного выполнения с начала прерванной и затем дообслуживаемой микропрограммы.

1042017

1042017

i042017

1042017

Состазцтель Л. Логачева

Редактор М. Дылыи ТежредМ,Костик Корректор О. Билак

«ю ю Ф ФВ ю ю а 4ь ам

Эаказ 7129/49 Тираж -706 Подписное

ВНйИПИ Государственного комитета. СССР по делам изобретений и открытий.

113035, Москва, ж-35, Раушская наб., д. 4/5

Ю ю Ю ЮЮВ

Филиал ППП."Патент", r. Ужгород, ул. Проектная, 4