Конвейерное множительное устройство

 

КОНВЕЙЕРНОЕ МНОЖИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу.сумматоров размерностью N х К(Ы -К t где И - разрядность операндов, у - целое натуральное число, М N/J), N групп по М регистров переноса, N групп по М регистров частичных сумм N+2 регистров множителя, N+2 регистров множимого, каждый из которых содержит М подрегистров, буферный регистр, содержащий М подрегистров, причем выходы j-ro подрегистра буферного регистра (,..., М) соединены с информационными входами соответствующих сумматоров первой строки матрицы, входы подрегистров.первого регистра множимого соединены с соответствующими разрядами первой информационной шины устройства,выходы подрегистров последнего регистра множимого соединены с соответствую щими разрядсЦкш первой информационной шины устройства, выходы подрегистра i-го регистра множимого (,..., N4-1) поразрядно соединены с входами j-ro подрегистра

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) P5g G 0 6 Р 7 5 2

Ф

1 -.:-.

ОПИСАНИЕ ИЗОБРЕТЕНИЯ;

ГОСУДАРСТЦЕННЫЙ КОМИТЕТ СССР

AO ДЕЛАМ ИЗОБРЕТЕНИЙ И. ОТКРЫТИЙ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3265479/18-24 (22) 30.07.81 . (46) 23.09.83. Бюл. 9 35 (72) T.Ê. Исмаилов, Ф.М. Аллахвердов, К.Х. Исмаилов, А.3. Гадживердиев, В.Н. Винтаев, Ф. А . Мацедов и A.P. Бадалов (71) Особое конструкторское бюро института космических исследований природных ресурсов AH Азербайджан ской ССР (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

М 623204, кл. С 06 Р 7/52, 1977.

2. Авторское свидетельство СССР М 594502, кл. G 06 F 7/52, 1975.

3 ° Авторское свидетельство СССР

9 903866,.кл. G 06 F 7/52, 1980 (прототип). (54)(57) КОНВЕЙЕРНОЕ МНОЖИТЕЛЬНОЕ

УСТРОЙСТВО, содержащее матрицу, сумматоров размерностью N х М(М» -4- g, где l1 — - разрядность операндов, )(- целое натуральное число, М = N/g), N групп по М регистров переноса, N групп по М регистров частичных сумм, N+2 регистров множителя, N+2 регистров множимого, каждый иэ которых содержит М подрегистров, буферный регистр, содержащий М подрегистров, причем выходы j-ro подрегистра буферного регистра (j--l,..., М) соединены с информационными входами соответствующих сумматоров первой строки . матрицы, входы подрегистров первого регистра множимого соединены с соответствующими разрядами первой информационной шины устройства, выходы подрегистров последнего регистра множимого соединены с соответствующими разрядами первой информационной шины устройства, выходы j-ro подрегистра i-ro регистра множимого (i=1 И+1) поразрядно соединены с входами 3-го подрегистра (i+1)-го регистра множимого, входы подрегист- ров буферного регистра соединены с выходами соответствующих старших сумматоров последней строки матрицы, выходы которых, кроме того, подключены к выходной шине устройства, выходы i-ro регистра множителя поразрядно соединены с входами-(i+1)-ro регистра множителя, выходы к-го регистра множителя (к=l,...N+2) соединены с управляющими входами соответствующих младших сумматоров матрицы, .входы первого регистра множителя соединены с соответствующими разря". дами второй информационной шины устройства, отличающееся тем, что, с целью повышения быстро.— действия в устройство введена (N+ Pg

+1)-я группа регистров частичных сумм, содержащая (N+g) регистров, а в матрицу сумматоров дополнительно введена (N+1)-я строка суммато- . ров, содержащая (N+g+1) сумматоров, причем выходы j-го сумматора 3 -й Я строки матрицы (p= 1...,,N) поразряд- .. но подключены к входам соответствующего регистра частичных сумм 0 -й группы, (Н-9) разрядов, (C=2ш, где

m — целое натуральное число) старшего информационного выхода р-ro регистра частичных сумм 1 -й группы подключены к входу р-го регистра.частичных сумм (6+1)-й групп (р=)(+

+1,...,М), разрядов младшего информационного выхода р-го регистра частичных сумм (-й группы подключены к старшему информационноМу входу (р- 1)ro сумматора (3+2)-oN строки матрицы, старшие информационные выходы р-ro, ср . регистра частичных сумм N-й группы поразрядно соединены с входами соответствующих регистров частичных сумм (N+1)-й группы, выходы которых подключены к входам соответствующих сумматоров последней строки матрицы, к другим входам которых подключены младшие информационные выходы сортветствующих регистров частичных сумм

1043642

N-й группы, старшие информационные выходы q-ro регистра частичных сумм

1-й группы (q=l,...,g) подключены к входам q-ro регистра частичных сумм (6 +1)-й группы, младшие информационные выходы которого подключены к входам q-го регистра частичных сумм (N+1)-й группы, выходы которого подключены к входам соответствующеro сумматора последней строки матрицы, выходы последнего регистра переноса t-й строки матрицы подключены к информационным входам N-ro сумматора (t+2)-й строки матрицы, выходы последнего регистра переноса

N-й группы подключены к информационньм входам последнего сумматора последней строки матрицы.

1 2

Изобретение относится к вычисли- ветствующего сумматора первой строки, тельной технике и может быть приме- входы первых подрегистров множимого нено при построении троении арифметических .соединены с соответствующими раэряустройств высок и сокопроизводительных ЦВМ. 5 дами первой информационной шины и егистИзвестно устройство умножения выходами соответствующих подре двух п-разрядных чисел, содержащее ров множимого последней строки, выентов И и-разрядный . ходы (1,j)-ro подрегистра множимого регистр множимого, (2n-1)-разрядный .(i=1<...,йд =,..., )пораэр сумматор, (2п-1)-разрядный блок 0 динены с входами (1+1,j) -го подрегистэлементов ИЛИ и и-разрядный регистр . Ра множимого, входы буферных подрегистров соединены с соответствующимножителя (1) . .й та х с аторов

Н статком этого устройства яв- ми выходами .Й старших умм едо ляется низкое быстродействие, так последней строки матриц, д

ы выхо ы копо лючены к выходной как каждая последующая пара операн- 5 торых также п дк т вво иться в устройство шине устройства, выходы 1-ro регистдов может вводи я по аз я но соединены с только после окончания времени ум- ра множителя п р р д ножения предыдущих и-. разрядных опе- входами () р (1+1)-го егистра множителя рандов вследствие последовательного (i. 1,..., ) упр

N+3) и авляющими входа- выполнения операции умножения. ми соответствующих N младших суммаИзвестно также конвейерное уст- 20 торов матрицы, выход переноса j-го ройство умножения, содержащее матри- сумматора каждой строки (3=1,... iN) цу сумматоров, строки которой раэби- соединен с входом регистра эапоминау -:атора в ния частичного переноса, выход котогруппе, .объединенных шинами переноса, рого соединен с входом (j — о множимого и множителя, . 25 матора этой же строки, выходы часб е ный регистр, регистры переноСа тичных сумм (,j)- умм ключены к входам регистров частичных умм

У

ro стройства так- сумм, в же является низкое быстродействие, входам )

Недостатком известного устройства опе ан ов в 30 цы устройство ограничена временем раявляется его низкое ы ое быстродействие, боты одной группы из двух сумматоров, так как промежуточные м жуточные результаты умработающих последовательно.

Наиболее близким к изобретению ноже ния ормируютс чных сумм по всем прохождением частичных сумм по в по технической сущности является 35 строкам матрицы с устройство, содержащее матрицу сум и-1 Цель изобретения - пов б - повышение быстматоров размерностью N х М(М) - "—, Цель достигается тем, что в конгде n — разрядность сомножителей, ст ойство, вейерное множителъное устро ство, M=N+1), пеРвая стРока матрицы содер- 40 ее матрицу сумматоров размержит N сумматоров, каждая последующая содержащее матрицу суммат стРока содеР и™ СУмматоРов, послед- остью N x M(N > п-1 3 где n — разний столбец содержит N-1 сумматоров, каждый предыдущий столбец матрицы со- рядность операндов, — целое натуржит Н сумматоров N+3 регистров ральное число, M=N/rt ), N групп по М

М регистров множимого, регистров переноса, N групп по М peN+2 егисткаждый иэ которых разбит на N подре- гистров частичных сумм, регистб ф ый регистр который ров множителя, N+2 регистров множие т М разбит Hà N подрегистров, причем вы- мого, каждый иэ которых содержит ходы j-ro буферного подрегистра подрегистров, буферный регистр, со(=1 N) соединен с входом сост-,50 держащий М подрегистров, причем ны(3 к ° ° °

1043642 ходы 3-го подрегистра буферного регистра (j=l,...,Ì) соединены с информационными входами соответствующих сумматоров первой строки матрицы, входы подрегистров первого регистра множимого соединены.с соответствующими разрядами первой информационной шины устройства, выходы подрегистров последнего регистра множимого соединены с соответствующими разрядами первой информационной ши- 10 ны устройства, выходы j-ro подрегистра i-го регистра множимого (i=1 ° ...

N+1) поразрядно соединены с входами

j-го подрегистра (1+1)-го регистра множимого, входы подрегистров буфер- (5 ного регистра соединены с выходами соответствующих старших сумматоров последней строки матрицы, выходы которых, кроме того, подключены к выходной шине устройства, выходы i-го О регистра множителя поразрядно соединены с входами (i+1)-го регистра множителя, выходы к-го регистра множителя (к=1,...,К+2) соединены с управляющими входами соответствующих . младших сумматоров. матрицы, входы первого регистра множителя соединены с -соответствующими разрядами второйинформационной шины устройства, введена (N+1)-я.группа регистров частичных сумм, содержащая (И+I) регистров, ЗО а в матрицу. сумматоров дополнительно введена(0+1)-я строка сумматоров,содержащая(N+f+1)сумматоров,причем выходы j-го сумматора R -й строки матри. цы(6=1,...,N)поразрядно подключены. 35 к входам соответствующего регистра частичных сумм 6-й: группы, (N-?) разрядов (9= 2+, где m - целое натуральное число) старшего информационного выхода р-го регистра частичных 4{) сумм f --й группы подключены к входу р-го регистра частичных сумм (1+1) -й группы (р=f +I,...,Ì), Я разрядов младшего информационного выхода р-го

РегистРа частичных сумм 0 -и группы 45 подключены к старшему информационному входу (р-1) -го сумматора (3+2) -.й строки матрицы, старшие информационные выходы р-го регистра частичных сумм N-й группы поразрядно соединены с входами соответствующих регистров частичных сумм (И+1)-й группы, выходы которых подключены к входам . соответствующих сумматоров после)(- ней строки матрицы, к другим входам . которых подключены младшие информа- 55 ционные выходы соответствующих регистров частичных сумм й-й группы, старшие информационные выходы g-го регистра частичных сумм 8 --й группы (j=l,...,)) подключены к входам g-го 6() регистра частичных сумм (+1)-й группы, младшие информационные вы-. ходы которого подключены к входам .q-ro регистра частичных сумм (N+1)-й ! группы, выходы которого подключены 65 к входам соответствующего сумматора последней строки матрицы, выходы последнего регистра переноса t-и строки матрицы подключены-к информационным входам N-го сумматора (t+2)-й строки матрицы, выходы последнего регистра переноса И-й группы подключены. к информационньвю входам последнего сумматора последней строки матрицы.

На чертеже представлена струк-, тура предлагаемого устройства.

Конвейерное множительное. устройство содержит матрицу сумматоров 122, регистры 23-45 переноса, регистры 46-66 частичной суммы, регистры

67-72 множителя, информационные шины 73 и 74, регистры 75-80 множимого, буферный регистр 81 и выходную шину 82. Регистры 75-80 множимого содержат N подрегистров, буферный регистр содержит М подрегистров. В устройстве входЫ подрегистров 75.l75. 4 мнокимого соединены с соответствующими разрядами информационной шины 74 и соответствующими выходами подрегистров 80.1-80.4 множимого.

Выходы подрегистров 75.1-75.4 мнокимого поразрядно соединены с входами соответствующих подрегнстров 76.176.4 множимого, выходы которых поразрядно соединены с входами соответствующих подрегистров 77.1-77.4 множнмого, выходы которых поразрядно соединены с входами соответствующих подрегистров 78.1-78.4 множимого, выходы которых поразрядно соединены с входами соответствующих подрегистров 79.1-79.4 множимого, выходы которых поразрядно соединены с входами соответствующих подрегистров 80 ° 180.4 множимого. Входы буферных подрегистров 81.1-81.4 соединены с соответствующими выходами сумматоров

19-22, выходы сумматоров 18-22 подключены к выходной шине 82 устройства. Входы Регистра 67.множителя подключены к информационной шине 73 устройства. Выходы регистра 67 мнокителя поразрядно соединены с входами регистра 68 множителя, выходы которого поразрядно подключены к входу регистра 69 множителя, выходы которого поразрядно соединены с входами регистра 70 множителя, выходы которого поразрядно соединены с входами регистра 71 множителя, выходы которого поразрядно соединены с входами регистра 72 множителя. Выходы регистров 67-.72 множителя соединены с управляющими входами сумматоров 1-16 матрицы. Выходы буферных подрегистров 81.1-81.4 соединены с информационными входами соответствующих сумматоров 1-4 матрицы, выходы сумматоров 1-16 подключены к входам соответствующих регистров 46-61 частичных сумм. Старшие информационные

1043642

10 — 15

20 д р5 гистры 67 принимаются младшие четыре разряда кода множителя второй пары операндов, а содержимое этого регистра, соответствующее предыдущему такту, принимается регистром 68.

В регистр 75.1 поступают младшие четыре разряда кода множимого второй пары, а в регистр 75.2 - вторая группа разрядов множимого первой пары. С выхода регистра 75.2 код множимого подается на вход сумматоров

2 и 6. На сумматоре происходит сложение с содержимым буферного регистра

81.2, равного нулю в начале первого шага умножения. На стробирующий вход сумматоров 2 и 6 с выхода ре40 гистра 68 подаются соответствующие младшие нечетный и четный разряды множителя. Содержимое регистра 75.1> соответствующее предыдущему такту, принимается регистром ?6.1 для хра45 нения.

По окончании времени суммирования третьим тактовым сигналом результаты суммирования запоминаются в соответствующих регистрах 47,59 и 24,28 частичных сумм и переносов. Содержимое регистров 46 и 50 принимается соответственно регистрами 50 и 62.

В третьем такте фронт распространения результата достигает сумматоров 3,7, 55

9 и 13. Содержимое регистра 76.1 принимается регистром 77.1, с выхода которого код множимого подается на вход сумматоров 9 и 13, где происходит сложение с двумя младшими разрядами регистров 47 и. 51 соответственно, два старших разряда которых. запоминаются соответственно в регистрах 51 и 55. Этим обеспечивается сдвиг на два разряда (2 ) вправо частичных сумм произведения. В этом же такте в регистр 69 принимается

В основу работы устройства заложен конвейерный способ умножения методом поэтапного сложения сдвинутых вправо

1 на два разряда частичных сумм произведения стробируемых соответствующими разрядами множителя. устройство работает следующим о6разом. 65 выходы регистров 58-61 подключены к входам соответствующих регистров

63-66 частичных сумм, выходы которых соединены со старшими информационными входами соответствующих сумматоров 18-21 матрицы. 1 разрядов регистров 47-49 частичной суммы соединены с входами соответствующих сумматоров

9-11 матрицы. разрядов старшего информациоиного выхода регистров 51-53 частичных сумм подключены к входам соответствующих сумматоров 13-15 матрицы. N- 0 разрядов регистров 4749 и N- 9 разрядов старших информационных выходов регистров 51-53 частич ных сумм через соответствующие им ре гистры 51-53 и 55-57 подключены к входам сумматоров 10-12 и 14-16 матрицы соответственно. Младшие разряды старших информационных выходов регистров 54-57 частичных сумм соединены с соответствующими разрядами младших информационных входов соответствующих сумматоров 17-20 матрицы

Выход регистра 46 частичной суммы по ключен к младшему информационному входу регистра 50 частичной суммы, младший информационный выход которого подключен к младшему информационному входу регистра 62 частичной суммы, младший информационный выход которого подключен к младшему информационному входу сумматора 17 матрицы. Старший информационный выход регистра 50 частичной суммы под. ключен к младшему информационному входу регистра 54 частичной суммы, младший информационный выход которого соедин=н со старшим информационным входом регистра 62 частичной суммы, старший информационный выход которого соединен с старшим информационным входом сумматора 17 матрицЫ.

Выходы регистров 26 и 30 переносов соединены с входами соответствующих сумматоров 12 и 16 матрицы. Выходы регистров 34 и 38 переносов через соответствующие им регистры 39 и 40 переносов соединены с входами сумматоров 21 и 22 матрицы. Выходы регистров 67-72 множителя подключены к управляющим входам соответствующих сумматоров 1-16 матрицы. Выходы подрегистров 75.1-75.4 соединены с входами соответствующих им суммато ров 1-4 и 5.-8 матрицы. Выходы подрегистров 77.1-77.4 множимого соединены с входами соответствующих им сумматоров 9-12 и 13-16 матрицы.

Первый шаг. Первым тактовым сигналом по входным шинам 73 и 74.1 в регистры 67 и 75.1 соответственно принимаются младшие четыре разряда кода множителя и,множимого, при этом множимое с выхода регистра 75.1 подается на вход сумматоров 1 и 5 одновременно, на стробирующий вход которых с выхода регистра 67 подаются соответствующие младшие два разряда кода множителя, причем так, что четный разряд — на вход сумматора 5, а нечетный — на .вход сумматора 1. На сумматоре 1 происходит сложение содержимого регистра 75.1 с содержимым буферного регистра 81.1, равного нулю в начале первого шага умножения.

По окончании времени суммирования вторым тактовым импульсом результат суммирования и перенос запоминаются в соответствующих регистрах

46,50 и 23,27.

Во входные регистры принимаются следующие разряды группы разрядов кода сомножителей, так что, в ре1043642 группа разрядов кода множителя четвертой пары операндов, а в регистр

75.1 — первая группа разрядов кода множимого этой же пары. Происходйт дальнейшее продвижение кодов сомножителей.по соответствующим цепям Регистров 67-72 и 75-80.

По пятому тактовому сигналу результаты суммирования на сумматорах

10 и 14 запоминаются в регистрах 55

10 и 59. С выхода регистра 55 младший разряд старшей информационной группы результата поступает на вход сумматора 18, где происходит формирование первой группы разрядов про15 межуточного результата первого шага умножения, на другие входы этого сумматора поступают результаты суммирования .на сумматорах 9 и 13, задержанные соответственно регистрами

54,58 и 63. Результат суммирования на сумматоре 18 в следующем такте может быть выведен во внешнюю шину

82 в случае необходимости, работы с удвоенной разрядной сеткой.

В этом же такте в регистр 75.1 принимается первая группа разрядов кода множимого пятой пары операндов, а в регистр 67 — первая группа разрядов кода множителя этой же пары.

Происходит дальнейшее продвижение кодов сомножителей по цепям регистний принимается содержимое регистра 67.

В регистр 67 поступают младшие четыре разряда кода множителя третьей пары операндов, первые четыре разряда кода множимого которой прини-маются, в регистр. 75.1. В регистр

75.2 поступает вторая группа разрядов кода множимого второй пары, а в: регистр 75.3 - третья группа первой пары, с выхода которого код множи-. мого поступает на вход сумматоров 3 и 7, на стробирующие входы которых с выхода регистра.69 подаются младшие нечетный и четный разряды кода множителя соответственно, а два стар. ших нечетных и четных разряда поступают соответственно на стробирующие .входы сумматоров 9 и 13.

По четвертому тактовому сигналу . результаты суммирований сумматоров

3, и 7 и 9, и 13 запоминаются в соот ветствующих регистрах 48,52, 54 и

58 частичных сумм и регистрах 25,29., 3l и 35 переносов. На сумматоре 17 происходит коррекция ошибки, возникающей из-за умножения со сдвигом на два разряда. Для этого на вход сумматора 17 подаются результаты сложения на суМматорах 1 и 2, задержанных регистрами 50,62 и 54, и младший разряд результата сложения: сумматора 9 через регистр 54. Таким образом, на коррекцию ошибки дополнительное время. не затрачивается.

Во входной регистр 67 принимается младшие четыре разряда кода множителя четвертой пары операндов, в регистр 75.1 — младшие четыре разряда кода множимого этой же пары операндов, а в регистр 75.4 — последнне 40 четыре разряда кода множимого первой пары операндов ° Происходит дальнейшее продвижение кодов сомножителей соответственно по. цепям регистров "

75-78 и 67-70. 45

В четвертом такте в работу устроЯ. ства включаются сумматоры 4, 8, 10 и 14. На сумматорах происходит сум- . мирование последней группы разрядов кода множимого первой пары операн" дов, стробируемых четным и нечетным разрядами множителя, подаваемыми с выхода регистра 70, два старших чет-. ных и нечетных, разряда которого поступают на. стробирующие входы сумма- 5 .торов 10 и 14 соответственно. На информационные входы сумматоров 10 и 14 с выхода регистра 78.2 подается код множимого. Происходит суммирование кода множимого с двумя старшими разрядами результата суммирова-. ния на сумматорах 2,6, задержанных в регистрах 51 и 55 и с двумя младшими разрядами результата суммирования сумматоров 3 и 7. В этом же такI те в регистр 67 принимается первая 65 содержимое регистра 68, а в последров 75-80 и 67-71.

Шестцм тактовым сигналом в устройство вводится код сомножителей шестой пары операндов. На сумматоре 19 начинается формирование второй группы разрядов промежуточного результата первого шага умножения. На вход этого сумматора подается младший разряд результата суммирования сумматора 11 через регистр 56 и результаты суммирования на сумматорах 10 и 14, задержанные в соответствующих регистрах

55 и 59. Осуществляется дальнейшее продвижение кодов сомножителей по цепям регистров 75-80 и 67-72 °

Седьмым тактовым сигналом результат .суммирования сумматора 19 заносится в буферный регистр 81.1, а содержимое регистра 80.1 принимается в регистр 75 ° 1. Одновременно с этим по входной шине 73 в регистр 67 принимается вторая группа разрядов кода множителя первой пары операндов.

Начинается второй шаг умножения.

Второй, третий и четвертые шаги выполняются аналогично.

В любом шаге умножения может быть произведена коррекция со стороны множимого путем введения дополнения его на свободные входы сумматоров

5-8 второй строки матрицы. Кроме того, эти же сумматоры могут быть использованы для сложения Результата умножения с третьим операндом, которое подается на вход устройства в

1043б42

ВНИИПИ Заказ 7338/51 Тираж 70б Подписное

Филиал ППП "Патент", r.Óæãîðoä, ул.Проектная,4 начале первого шага умножения путем, введения его в буферный регистр 81.

Для повышения точности умножения в каждом шаге умножения производится коррекция результата на первом сумматоре последней строки матрицы.

Таким образом, введение дополнительной строки сумматоров и регистров частичных сумм позволяет организовать умножение двумя параллельными ветвями одновременно со сдвигом промежуточных сумм на два разряда в каждой ветви, что приводит к УВеличению быстродействия устройства при незначительных аппаратурных затратах.

В предлагаемом устройстве возмож-. но одновременное умножение шести пар операндов с вдвое большей скоростью, чем у известного, эа счет чего .увеличивается производитель10 ность и, следовательно, эффективность устройства.