Матричное вычислительное устройство

 

1. МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее матрицу ячеек из N строк и N столбцов, причем первый вход п-ой ячейки всех строк подключен к первому выходу (п-1)-й ячейки той же строки, второй вход п-и ячейки всех столбцов подключен к второму выходу (п -1 )-й ячейки того же столбца, вход суммы каждой ячейки всех строк, за исключением ячеек первой строки и N -го столбца, подключен к выходу ячейки предыдущей строки последующего столбца, вход переноса т -и ячейки каждой строки подключен к выходу переноса (т+1)-иячейки этой же строки, вторые входы ячеек первой строки, за исключением первой ячейки этой же строки, подключены соответственно к входам первого операнда устройства, выходы суммы ячеек N-й строки, за исключением ;первой ячейки этой же строки, являются выходами младших разрядов результата устройства, входы сунады ячеек первой строки, за исключением 1Ч-и ячейки, являются входаьш старших разрядов второго операнда устройства, первые выходы ячеек N -го столбца подключены к входам переноса этих же ячеек, каждая ячейка содержит одноразрядный сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход ячейки соединен с первым выходом ячейки и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым входом и выходом ячейки, вход суммы последней соединен с первым входом одноразрядного сумматора, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выходы переноса и суммы соединены соответственно с выходами переноса и cyMMFJ ячейки, вход переноса кото (Л рой соединен с входом переноса одноразрядного сумматора, отлис чающееся тем, что, с целью расширения функциональных возможностей устройства за счет выполнения операций умножения, введены преобразователь в дополнительный код, узел коррекции, (N-1) KOT-Iмутаторов первого столбца, N коммусо 42. таторов второго столбца, элемент .ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый ВХОД элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен |О к выходу суммы первой.ячейки N-и строки, второй вход - к входу управления устройства, а выход - к выходу соответствующего младшего разряда результата устройства, первый вход т-го коммутатора первого .столбца подключен к выходу суммы m-и ячейки первого столбца и m-му первому входу узла коррекции, каж ,дый m -п второй вход которого подключен к выходу переноса (т+1) -и .ячейки первого столбца, второй .вход гп-го коммутатора первого столбца подключен к входу суммы т-й ячейки первой строки, первый вход k -го коммутатора второго столбца

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) 3(Я) G, 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ (21) 3411796/18-24 (22) 26.03.82 (46) 07.08.83. Бюл. Р 29 (72) С.A. Волощенко

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (53) 681.325 (088.8) (56) 1. Авторское свидетельство СССР по заявке )) 3402542/18-24, кл. G 06 Р 7/52, 28.02.82.

2. Микропроцессорные БИС и микро-ЭВМ. Построение и применение.

Под ред. A.A. Васенкова, N., "Сов. радио", 1980, с. 112, рис. 3.20, 3.22.

3. Карцев М.A., Брик В.A. Вычислительные системы и синхронная арифметика. М., "Радио и связь", 1981, с. 238-239, рис. 5.4.1 (прототип). (54)(57) 1. МАТРИЧНОЕ ВЫЧИСЛИТЕЛЬНОЕ

УСТРОЙСТВО, содержащее матрицу ячеек иэ М строк и И столбцов, причем первый вход и -ой ячейки всех строк подключен к первому выходу (n-1 )-й ячейки той же строки, второй вход и -й ячейки всех столбцов подключен к второму выходу (и -1 }-й ячейки того же столбца, вход суммы каждой ячейки всех строк, за исключением ячеек первой строки и Й -го . столбца, подключен к выходу су)мы ячейки предыдущей строки последующего столбца, вход переноса и) -й ячейки каждой строки подключен к выходу переноса (m +1)-й ячейки этой же строки, вторые входы ячеек первой строки, за исключением первой ячейки этой же строки, подключены соответственно к входам первого операнда устройства, выходы суммы ячеек И-й строки, за исключением первой ячейки этой же строки, являются выходами младших разрядов результата устройства, входы сум(ы ячеек первой строки, за исключением

Ф(-й ячейки, являются входами старших разрядов второго операнда устройства, первые выходы ячеек

N --ro столбца подключены к входам переноса этих же ячеек, каждая ячейка содержит одноразрядный сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход ячейки соединен с первым выходом ячейки и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым входом и выходом ячейки, вход суммы последней соединен с первым входом одноразрядного сумматора, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выходы переноса и суммы соединены соответственно с выходами переноса и суммы ячейки, вход переноса которой соединен с входом переноса одноразрядного сумматора, о т л и— ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет выполнения операций умножения, введены преобразователь в дополнительный код, узел. коррекции, (((-1) коммутаторов первого столбца, 8 коммутаторов второго столбца, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключен к выходу суммы первой. ячейки N -й строки, второй вход - к входу управления устройства, а выход — к выходу соответствующего младшего разряда результата устройства, пер.вый вход w-го коммутатора первого

:столбца подключен к выходу суммы (и-й ячейки первого столбца и (и -му первому входу узла коррекции, каж,дый rn --й второй вход которого подключен к выходу переноса (m+1) -й ,ячейки первого столбца, второй вход m-го коммутатора первого столбца подключен к входу суммы ъ-й ячейки первой строки,.первый вход

k -го коммутатора второго столбца

1034032 подключен к входу 1(--rо младшего разряда второго операнда устройства, а второй вход - к к-му выходу преобразователя в дополнительный код, выход 4-ro коммутатора второго столбца подключен к входу суммы ф -й ячейки Й -го столбца, .е -й вход преобразователя в дополнительный код подключен к входу (m+1)-го разряда первого операнда устройства, выходы узла коррекции подключены соответственно к выходам старших разрядов результата устройства, вход переноса узла коррекции подключен к выходу переноса преобразователя в дополнительный код, вход управления узла коррекции, вход управления каждого коммутатора и первый вход первой ячейки первой строки подключены к входу управления устройства, второй вход первой ячейки первой строки подключен к входу логического нуля устройства.

2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что узел кор

Изобретение относится к вычислительной технике и монет быть использовано в специализированных вычислителях и высокопроизводительных

ЭВМ для одноактного выполнения опера« 5 ций умножения и деления над целыми и дробными двоичными числами, представленных в прямых кодах.

Известно матричное вычислительное устройство, содержащее матрицу ячеек из N+1 строк и N столбцов, причем каждая ячейка содержит одноразрядный сумматор, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ и элемент И (1).

Недостатком этого устройства

15 являются значительные аппаратурные затраты.

Известно матричное устройство для умножения и деления, содержащее столбец из М цифровых компараторов и матрицу ячеек из N строк, первая

"траха которой включает N ячеек, а каждая последующая строка содержит на одну ячейку больше чем предыдущая, причем все ячейки матрицы включают два элемента И, два элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент мажоритарной логики, три входа и три выхо да, вход переноса и выход переноса, вход суячы и выход суммы 2 ).

Недостатками данного устройства являются значительные аппаратурные затраты и сложность поразрядндго секционирования. рекции содержит (й-1) одноразрядных сумматоров, (М -1) элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, (N -1) элементов И, элемент НЕ, причем вход элемента НЕ соединен с входом управления узла коррекции и с йервыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй axon

m -ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и первый вход m-ro элемента И соединены соответственно с первым и вторым v -ми входами узла коррекции, еф -выход которого соединен с выходом m-ão одноразрядного сумматора, первый и второй входы которого соеди иены соответственно с выходами m -го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и m-ro элемента И, второй вход которого соединен с выходом элемента НЕ, вход переноса m-ro одноразрядного сумматора, кроме (N -1)-го, соединен с выходом переноса т +1)-го одноразрядного сумматора, вход переноса ,(М-1 j-ro одноразрядного сумматора соединен с входом переноса блока коррекции, 2

Наиболее близким по технической сущности к предлагаемому является вычислительное устрой =тво, со.держащее матрицу ячеек из N строк и N столбцов, причем первый вход п -ой ячейки всех строк подключен к первому выходу (n-1)-ой ячейки той же строки, второй вход

6 -й ячейки всех столбцов подключен ко второму выходу (n-1)-й ячейки того же столбца, вход суммы каждой ячейки всех строк, за исключением ячеек первой строки и Й -го столбца, подключен .к выходу суммы ячейки передающей строки последующего столбца, вход переноса т -й ячейки каждой строки подключен к выходу переноса (ce +1)-й ячейки этой же строки, вторые входы ячеек первой строки подключены к входам первого операнда устройства, выходы суммы ячеек и -й строки подключены к выходам младших разрядов результата, входы суммы ячеек первой строки и )Ч-ro столбца подключены к входам второго операнда устройства, выходы переноса ячеек первого столбца являются выходами старших разрядов результата, первые выходы ячеек и -го столбца подключены к входам переноса этих же ячеек, выход переноса rn -й ячейкн первого столбца подключен к первому входу п +1)-й ячейки того же столбца, а также

;каждая ячейка содержит одноразряд.1034032

50 ный сумматор и элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ, причем первый вход ячейки соединен с первым выходом ячейки и первым входом элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, второй вход которого соединен с вторым входом и выходом ячейки,. вход суммы которой соединен с первым входом одноразрядного сумматора, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выходы переноса и суммы соединены ,соответственно с выходами переноса и суммы ячейки, вход переноса которой соединен с входом переноса одйоразрялного сумматора (и;= 2, 3,..., И m = 1,2,. ° . N-1) f3).

Недостаток известного устройства - невозможность выполнения операции умножения; .

Цель изобретения. - расширение функциональных возможностей вычисли- 20 ,тельного устройства за счет выполнения операций умножения.

Поставленная цель достигается тем, что вычислительное устройство, содержащее матрицу ячеек нз Й строк и . N столбцов (где }Ч - разрядность операндов}, причем первый вход

Ь -й ячейки sgex строк (й= 2,3,...} подключен к первому выходу (и -1} -й ячейки той же строки, второй вход

Ь-й ячейки всех столбцов подключен к второму выходу (h -1 }-й ячейки того же столбца, вход су з ы каждой ячейки всех строк, за исключением ячеек первой строки и N -го столбца, 35 подключен к выходу суммы ячейки предыдущей строки последующего столбца, вход переноса щ -й ячейки каждой строки (rn = 1,2,..., и -1} подключен к выходу переноса (m+1}-й ф) ячейки этой же строки, вторые входы ,ячеек первой строки, за исключением первой ячейки этой же .строки, подключены соответственно к входам первого операнда устройства, выходы суммы ячеек N-й строки, за исключением первой ячейки этой же строки, являются выходами младших разрядов результата устройства, входы суммы ячеек первой строки, эа исключением

hl-й ячейки, являются входами старших разрядов второго операнда уст.:ройства, первые выходы ячеек И-го столбца подключены к входам переноса этих же ячеек, каждая ячейка содержит одноразрядный сумматор и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый ,вход ячейки соединен с первым выходом ячейки и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторыми входом и 60 .выходом ячейки, вход суммы последней соединен с первым входом одноразрядного сумматора, второй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, а выходы переноса и сум-1 5

Mb7 соединены соответственно с выходами переноса и сумная ячейки, вход переноса которой соединен с входом переноса которой соединен с входом переноса одноразрядного сумматора, введены преобразователь в дополнительный код, узел коррекции, (H -1) коммутаторов первого столбца, N коммутаторов второго столбца, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ. подключен к выходу сумчы первой ячейки Й-й строки, второй вход — к входу управления устройства а выход этого элемента - к выходу соответствукщего младшего разряда результата устройства первый вход пi-го коммутатора nepsoro столбца подключен к выходу сувать

rn -й ячейки первого столбца и т -му первому входу узла коррекции каждый ю-й второй вход которого подключен к выходу переноса (та+1}- и ячейки первого столбца второй вход. уп-ro коммутатора первого столбца подключен к входу суммы ю-й ячейки первой строки, первый вход k-го коммутатора второго столбца (1с =1.2,. ° ., N} подключен к входу

9 --го младшего разряда второго операнда устройства, а второй входк М-му выходу преобразователя в дополнительный код, выход k --го коммутатора второго столбца подключен к входу суммы % -й ячейки N-го столбца, ю -й вход преобразователя в дополнительный код подключен к входу (en+1)-ro разряда первого операнда устройства, выходы узла коррекции соответственно подключены к выходам старших разрядов результата устройства, вход переноса узла коррекции подключен к выходу пере-. носа преобразователя в дополнительный код, вход управления узла коррекции, вход управления каждого коммутатора и первый вход первой ячейки первой строки подключен к входу, управления устройства, второй вход первой ячейки первой строки подклю чен к входу логического нуля устройства. !

Причем узел коррекции содержит. (8-1) одноразрядных сумматоров, (И-1} элементъфИСКЛЮЧАЮЦЕЕ ИЛИ, (N -Ц элемен пвИ, элемент НЕ, причем -вход элемента НЕ соединен с входом управления узла коррекции и с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход е -ro элемента ИСКЛЮЧАЮ - .

ЩЕЕ ИЛИ и первый вход rn -го элемента.И соединены соответственно с первым и вторым в -ми входами узла коррекции, rn -й выход которого соединен с выходом т -го одноразрядного суьиатора, первый и второй входы которого соединены соответствен1034032

15 При умножении на входы б подают сигнал логического нуля. Умнох<ение выполняется старшими разрядами

° вперед, причем коды множимого поразрядно перемножавтся на разряды преобразованного множителя, представленного в системе счисления с цифрами (-1, +1 ).

Произведение двух чисел вычисляется по следующей формуле

-q+q

И

< . -1+/

C=(-6)2 +С +f1 + j зй и(а,.)62 о о

"где С вЂ” мантисса произведения в 2N 2 разрядов;

 — модуль кода множимого, С вЂ нулевая сумма, равная мантиссе кода множителя; экая(а.) — знак i --ro разряда преобра1 зованного кода множителя;

П вЂ” нулевое частичное произвеО дение, равное модулю множимого

М - разрядность прямых кодов операндов.

При умножении целых чисел самый

4Р младший разряд произведения игнорируется.

Для выполнения деления на входы 6 (Фиг. 1) необходимо подать сигнал ,логической единицы. Деление в матрич45 ном вычислительном устройстве выполняется по методу без восстановления остатка. При этом в зависимости от соотношения между делижм А и делителем В деление выполняется после сдвига А или без, этого сдвига. В первом случае необходимо, чтобы

Й <, В, а во втором возможно R (Ь, но сами A и 6 должны быть нормализованными дробями, т.е. содержать в старших разрядах мантисс единицы.

Наличие элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 10 позволяет сформировать дополнительный (И+1 )-й разряд прямого кода ,частного для первого случая и N-й

;разряд частного для второго случая.

60 Наличие единицы на старшем разряде выходов 4 свидетельствует о-том, что С 1.

Делимое поступает со сдвигом иа разряд в сторону старших раэря65 дов. Необходимость этого сдвига

Матричное вычислительное устройство (фиг. 1) содержит первые 1, вторые 2 и третьи 3 информационные входы устройства, старшие 4 и младшие 5 выходы устройства, вход б управления устройства, ячейки 7, коммутаторы второго столбца с прямым 8 и инвер<.ным 9 первого столбца выходом, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 10, преобразователь 11 в дополнительный код, содержащий элементы НЕ 12, одноразрядные сумматоры 13, входы, подключаемые к сигналу. логической единицы,14, входы 15, подключаемые к сигналу логического нуля, узел

16 коррекции, содержащий также элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 17 элементы И 18, одноразрядные сумматоры 19, элемент НЕ 20 и вход 21 переноса.

Каждая ячейка 7 включает элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ 22, одноразрядный сумматор 23, первый 24 и второй 25 входы, вход 26 суммы, вход 27 переноса, первый 28 и второй 29 выходы, выход 30 суммы и выход 31 переноса.

Матричное вычислительное устройство оперирует с мантиссами операн- дов.

На входы 1 подают мантиссы либо множителя, либо делиМого. В случае, когда разрядность мантиссы делимого больше М-1, оставшиеся разряды подают на входы 2. На входы 3 подают разряды мантиссы либо множимого, либо делителя. На выходах 4 формируются либо старшие разряды произведения, либо частное от деления, на выходах 5 — либо младшие разряды произведения, либо остаток от деления.

Управление матричным вычислительным устройством осуществляется через входы 6 управления. При логическом нуле на этом входе выполняется умножение, а при логической единице— деление. Сигнал логической единицы на входе управления коммутаторов связывает их выходы с первыми входами, а сигнал логического нуля — с вторыми их входами.

Преобраздватель 11 формирует код дополнения от множимого, необходимый но с выходами гп -го элемента ИСКЛЮЧАЮЩЕЕ tfJllt и уп-го элемента И, второй вход которого соединен с выходом элемента НЕ, вход переноса т -го одноразрядного сумматора, кроме (N 1)-го,соединен с выходом переноса (а+11-ro одноразрядного сумматора, вход переноса (<)-1)-го одноразрядного сумматора соединен с входом переноса блока коррекции.

На фиг. 1 приведена структурная схема матричного вычислительного устройства, на фиг. 2 — функциональная схема ячейки. цля выполнения умножения, при делении этот код игнорируется, Узел 16 коррекции при выполнении умножения учитывает биты переноса и сулему на выходах ячеек 1-го столбца, возникающих при суммировании всех частичных произв бдений и поправок ° При делении узел 1б коррекции выполняет в соответствии с алгоритмом деление без восстановления

)О остатка, инвертирование знаковых раз-. рядов всех промежуточных остатков.

Матричное вычислительное устройство работает следувщим образом.

1034032 Уию Р

ВНИИПИ Эаказ 5626/51 Тираж 706 Подписное

Филиал ППП "Патент", г.ужгород,ул.Проектная,4 определяется диапазоном изменения и представления данных и классом реашемых задач. Результат с выражен мантиссой. Разряды частного образованы путем инвертирования в узле, 16 коррекции на элементах ИСКЛЮЧАВцЕЕ

HJIII 17 знаковых разрядов соответствувкнх остатков.

Преимуцтеством предлагаемого устройства перед прототипом является возможность выполнения дополнитель-. но операции деления.