Преобразователь двоично-десятичных чисел в двоичные

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (11) З(51) G 06 F 02

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К A8TOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3434519/18- 24 (22) 04.05.82 (46) 15.10.83. Бюл. М 38 (72) Е.А.Каневский, В.Е.Кузнецов и И.Е.Шклярова (71) Институт социально-экономических проблем АН СССР (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

N 473179, кл. G 06 F 5/02, 1974.

2. Авторское свидетельство СССР 572781, кл. 6 06 F 5/02, 1.977. (54).(57) 1 ПРЕОВРАЗОВАТЕПЬ ДВОИЧНОДЕСЯТИЧНЫХ ЧИСЕЛ В ДВОИЧНЫЕ, содержащий накапливающий сумматор, выходы которого являются выходами преобразователя, блок хранения эквивалентов, выходы которого соединены с входами старших разрядов накапливающего сумматора, переключатель эквивалентов и распределитель импульсов, первый, второй и третий выходы кото- . рого соединены с тактовыми входами накапливающего сумматора, блока хранения эквивалентов и переключателя эквивалентов соответственно, о т л и ч а ю шийся тем, что, с целью повышения быстродействия, в него введены дешифратор нулевого состояния, сдвиговый регистр, состоящий из тетрад, и комбинационный сумматор, выходы которого соединены со старшими адресными входами блока хранения .эквивалентов, младший адресный вход которого соединен с выхо-. дом младшего разряда первой тетрады сдвигового регистра, информационные входы::которого соединены со старшими разрядными входами преобразователя, выходы сдвигового регистра соединены с входами дешифратора нулевого состояния, выход которого соединен с входом остановки распределите" ля импульсов, четвертый выход которого соединен соответственно с тактовыми входами сдвигового регистра, выходы переключателя эвивалентов соединены с первой группой входов комбинационного сумматора, вторая группа входов которого соединена с выходами старших разрядов первой тетрады сдвигового регистра, входы младших разрядов накапливающего сумматора соединены с входами младших разрядов преобразователя, вход пуска которого соединен с входом пусI ка распределителя импульсов, пятый выход которого соединен с входом сброса переключателя эквивалентов, 2. Преобразователь по п. 1, о тл и ч а ю шийся тем, что в нем переключатель эквивалентов содержит счетчик младших разрядов, счетчик старших разрядов, элемент задержки и элемент ИЛИ, первый вход которого через элемент задержки соединен с выходом переполнения счетчика младших разрядов, счетный вход которого является тактовым входом переключателя эквивалентов и соединен с вторым входом элемента ИЛИ, выход которого соединен со счетным входом счетчика р старших разрядов, выходы счетчиков старших и младших разрядов являются выходами переключателя эквивалентов, вход сброса которого соединен с входами сброса счетчиков старших и младших разрядов, 1 1048469

Изобретение относится к области автоматики и вычислительной техники, может быть применено в устройствах, использующих различные системы счисления.

Известен преобразователь двоична-десятичного кода в двоичный, содержащий регистр числа, блок управления, распределитель импульсов, переключатель двоичных эквивалентов, запоминаацее устройство двоичных эквивалентов и регистр сдвига )1), Недостаток известного преобразоателя состоит в малом быстродей-

«твии, Наиболее близким к предлагаемому

;-,о гвхнической сущности и схемному построенйю является преобразователь дэоично-десятичных чисел в двоичные, содержащий блок управления, накапливающий двоичный сумматор, соединенный с блоком управления, переключатель эквивалентов и блок хранения эквивалентов, выход которого соединен с входом накапливающего сумматора. Кроме того, преобразователь содержит регистр тетрады,и сдвигатель соединенные с блоком управления 2) .

20

Недостатком данного преобразователя является низкое быстродействие (4 такта на преобразование тетрады с учетом сдвига всего чисг а в регистре), Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в преобразователь двоичнодесятичных чисел в двоичные, содержащий накапливающий сумматор, выходы которого, являются выходами преобразователя, блок хранения эквивалентов, выходы которого соединены c exo» дами старших разрядов накапливающего сумматора, перекпючатель эквивалентов и распределитель импульсов, пер-, вый, второй и третий выходы которого соединены с тактовыми входами накапливающего сумматора, блока хранения эк.вивалентов и переключателя эквивален„50 тов соответственно, дополнительно введены дешифратор нулевого состояния, сдвиговый регистр, состоящий из тетрад, и комбинационный сумматор, вы ходы которого соединены со старши"

t ми адресными входами блока хранения эквивалентов, младший адресный вход которого соединен с выходом младшего р аз ряда пе р вой тетр ады сд виго ного регистра, ийформационные входы которого соединены со старшими разрядными входами преобразователя . выходы сдвигового регистра соединены с входами дешифратора нулевого состояния, выход которого соединен с входом остановки распределителя импульсов, четвертый выход которого соединен соответственно с тактовыми входами сдвигового регистра, выходы переключателя эквивалентов, соединены с первой группой входов комбинационного сумматора, вторая группа входов которого соединена с выходами старших разрядов первой тетрады сдвигового регистра, входы младших разрядов накапливающего сумматора соединены с входами младших разрядов преобразователя, вход пуска которого соединен с входом пуска распределителя импульсов, пятый выход которого соединен с входом сброса переключателя эквивалентов.

Переключатель эквивалентов содержит счетчик младших разрядов, счетчик старших разрядов, элемент задержки и элемент ИЛИ, первый вход которого через элемент задержки соединен с выходом переполнения счет" чика младших разрядов, счетный вход которого является тактовым входом переключателя эквивалентов и соединен с вторым входом элемента ИЛИ, выход которого соединен со счетным входом счетчика старших разрядов, выходы счетчиков старших и младших разрядов являются выходами переклю чателя эквивалентоа, вход сброса которого соединен с входами сброса счетчиков старших и младших разрядов.

На фиг. 1 изображена блок-схема преобразователя; на фиг. 2 - блоксхема переключателя эквивалентов; на фиг. 3 - блок-схема распределителя импульсов.

8 преобразователь двоично-десятичных чисел в двоичные (фиг. 1) входят накапливающий сумматор 1, соединенный с распределителем 2 импульсов, переключатель 3 эквивалентов, блок 4 хранения эквивалентов, дешифратор 5 нулевого состояния; сдвиговый регистр 6 и комбинационный сумматор 7; Младший двоичный разряд младшей тетрады сдвигового регистра 6 подсоединен непосредПо следующему тактовому импульсу

Tl на выходе элемента 24. И образуется сигнал, который поступает на вход

3 -1 0484 ственно к младшему адресному входу блока 4 хранения эквивалентов. Установленные входы четырех младших раз" рядов сумматора 1 непосредственно подсоединены к кодовым входам младшей тетрады, причем информационные . входы 8 старших разрядов преобразователя соединены с входами сдвигового регистра 6.

Вход пуска преобразователя 9 сое-:: 1о динен с входом пуска распределителя импульсов, выход 10 конца преобразования соединен с выходом распре-: делителя импульсов, а выходы 11 накапливающего сумматора 1 являются,, 15 выходами преобразователя.

Переключатель 3 эквивалентов (фиг. 2)содержит последовательно соединенные счетчик 12 младших раз- рядов, элемент 13 задержкис, элемент 2о

14 ИЛИ и счетчик 15 старших разрядов. Входы сброса счетчиков 12 и 15: соединены с входом 16 сброса переключателя эквивалентов, счетный вход:

/ счетчика 12 и вход элемента 14 ИЛИ 25 соединены с входом 1:7, а выходы счетчиков 12 и 15 образуют выходы 18 переключателя 3 эквивалентов. Счет""-, чик 12 выполнен двухразрядным„

Распределитель импульсов 2 (фиг.,3)зо содержит RS-триггеры 19-21 и элементы 22-25 И, 26 задержкй и 27 ИЛИ. выход элемента И 22 подсоединен к выходам 28-30. Выход элемента 23 И. соединен к выходу 31, к гасящему входу триггера 19 и к установочному входу триггера 21. Выход последнего соединен с- первым входом элемента:

24 И, выход которого подсоединен к -. выходам 32-34 и к входу элемента . 4о

27 ИЛИ. Выход последнего через weмент 26 задержки подсоединен к первому входу элемента 25 И, второй вход которого соединен с входом 35, а выход подсоединен к выходу 10 и 45 гасящим входам триггеров 20, 21, Вторые выходы элементов 22, 24 И под соединены к входу 36, а элемента

23 И " к входу 37.

При преобразовании п-разрядного, десятичного числа сдвиговый регистр .6 содержит. п-l*тетраду, т.,,е. 4 (n- 1 ) двоичный разряд. При этом по. сигна- лу сдвига производится сдвиг информации вправо на один десятичный раз- 55 ряд, т.е. на четыре двоичных Для.. этого выход пятого разряда регистра

1 подсоединен к первому разряду, вы69

4 ход шестого - к второму, выход седьмого — к третьему, выход восьмого " к четвертому, выход девятого - к пятому и т.д.

Комбинационный сумматор 7 имеет две группы входов, из которых первая группа имеет r+2 разряда, а вторая - только 3 разряда, При этом

r=2 обеспечивает преобразование чисел при и <5, r=3 при и 68, г=4 при и с-.14, г=5 при и «с 29 и т.д.

Преобразователь работает следующим образом.

Сигнал пуска по входу 9 заносит

"1" в триггер 19 распределителя импульсов 2, По первому тактовому импульсу Tl, поступившему на вход

36, на выходе элемента 22 И образуется сигнал, который поступает на элемент 27 ИЛИ, заносит "1" в триггер 20 и через выход 28 разрешает занесение преобразуемого десятичного числа (точнее и-1 его старших разрядов) в сдвиговый регистр 6 и разрешает занесение младшей тетрады преобразуемого десятичного числа в накапливающий сумматор 1, через выход 30 и вход 16 гасит счетчики 12 и 15 в переключателе 3 эквивалентов.

В результате младшая (первая)тетрада оказывается в накапливающем сум" маторе 1, остальные тетрады преобразуемого десятичного числа -. в сдвиговом регистре 6, а содержимое счетчиков 12 и 15 равно "0" .

По первому тактовому импульсу 12, поступившему на вход 37, .на выходе элемента 33 И образуется сигнал, который устанавливает в "0" триггер .

19, в "1" триггер 21 и через выход

31 разрешает выборку в блоке 4 хранения эквивалентов очередного эквивалента, При этом в качестве адреса.на его адресные входы поступают код с выхода комбинационного сумматора 7 и содержимое младшего двоичного разряда второй тетрады преобразуемого десятичного числа, Так как выход переключателя 3 эквивалентов находится в нулевом состоянии, на адресный вход блока 4 подается вторая тетрада преобразуемого числа, Код на его выходе изменится только после подачи следующей команды выборки, °

10 8469 элемента 27 ИЛИ, а также разрешает сложение е накапливающем сумматоре

1, в четырех младших разрядах которого содержится код младшей тетрады преобразуемого десятичного числа, а 5 на остальные входы сумматора 1 подает ся код двоичного эквивалента второй тетрады с выходов блока 4. Сигнал с элемента 24 И через выход 33 разрешает сдвиг в сдвиговом регистре 6, благодаря чему к следующему такту в четырех младших двоичных разрядах последнего оказывается уже третья

- етрада, Сигнал с элемента 24 И через вь!ход 34 и вход 17 поступает на счет- 15 ый вход счетчика 12 и через элемент

ИЛИ í", счетный вход счетчика 15, е результате чего в переключателе 4 эквивален гов окажется код 00101 (или

001010 с учетом отсутствующего младшего разряда) .

По;ледующему тактовому импульсу

Т1 вновь срабатывает элемент 23 И и запускает выборку следующего эквивалента в блоке 4„ При этом в качестве адреса на его адресные входы поступает сумма кодов третьей тетрады и 1010.

По следующему тактовому импульсу 30

Т1 снова осуществляется сложение в накапливающем двоичном сумматоре 1„ сдвиг в сдвиговом регистре 6. и прибавление "1" в счетчики 12 и 15 в переключателе 3 эквивалентов При прибавлении "1" в четвертый раз на выходе счетчика 12 появится импульс, который через элемент 13 задержки и 14 ИЛИ поступит на вход счетчика

15, Таким образом, содержимое пере- щ ключателя 3 эквивалентов при последовательной подаче на вход 17 импульсов меняется следующим образом:

0000 00

0001 01

0010 10

0011 11

0101 00

0110 01

0111 10

1000 11

1010 00

Работа преобразователя продолжается до тех пор, пока после очередного сд ви га в сд ви го вом ре ги ст ре 6 не окажется код "0" во всех разрядах, Тогда дешифратор 5 нулевого состояния вырабатывает сигнал, который через вход 35 поступит на второй вход элемента 25 И. Как только íà его первый вход поступит импульс с выхода элемента 26 задержки (образуется после срабатывания элемента 24 И или

22 И), элемент 25 И сработает так, что сигнал с его выхода установит в "0" триггеры 20-21 и через выход

10 поступит на выход конца преобразования, Таким образом, в предлагаемом преобразователе на преобразование каждой тетрады необходимо 2 такта, в то время как в прототипе 4. Предлагаемый преобразователь не тратит лишних тактов на сложение первой тетрады и заканчивает процесс преобразо.вания раньше, если преобразуемое десятичное число оказалось меньше максимального. В результате быстродействие преобразователя больше, чем у прототипа в 2+2,2/Л раз при среднестатическом распределении кодов.

)048469

1048469

Составитель М.Аршавский

Техред Т.Иаточка

КорректорО.Билак

Редактор О,Колесникова

Подписное филиал ППП "Патент", г. Ужгород, ул. Проектная, 4

Заказ 7933/54 Тираж 706

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Рауаская наб., д. 4/5.