Устройство для деления

 

1. УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ , содержащее блок формирования слагаемых, первый сумматор, сумматорвычитатель , причем блок формирования слагаемых содержит группы элементов И, выходы блока формирования слагаемых подключены к входам первого сумматора, выходы разрядов которого соединены с первой ГРУппдй информационных входов сумма тора-вычита теля, отличающееся тем, что, с целью расширения функциональных возможностей путем вычисления частного от деления суммы партых произведений на произвольное число, с«о содержит второй сумматор, два регистра сдвига, блок формирования . сигнала удвоения, блок анализа и элемент ИЛИ, причем первые входы элементов И блока формирования слагаемых подключены к входам соответствующих разрядных значений операндов пер вой группы устройства, выходы первого регистра сдвига соединен с входами rtt вого сумматора, выхоцы разрядов которого соединены с первсй группой входов блока сформирования сигнала удвоения , выходы переноса пегжого сумматора соединены с входами элемента ИЛИ, выходы разрядов второго сумматора соединены с группой выходов устройства и с информационными входами рвзряцов второго регистра сдвига, группа входов делителя устройства соединена с второй группой входов блока формирования сигнала удвоения и с второй группой информационных входов сумматора-вычислителя , выходы разрядов которого соединены с инфррмационными входами разрядов первого регистра сдвИ га, управляющий вход которого соединен с первым управляющим входом устройства , второй управляющий вход устройства соединен с управляющим входом второго регистра сдвига, выход блока формирования сигнала удвоения соединен с первым управляющим входом сумматора-вычитателя и с первым входом блока анализа, выход элемента ИЛИ соединен с входом младщего разряда второго сумматора и вторым входом блока анализа, У1 У1 выход переноса сумматора-вычитателя соединен с третьим входом блока анализа , четвертый вход. которого подключен к первому управляющему входу устрой: :л ства, первый выход блока анализа соединен с вторым управляющим входом сумматора-вычитателя, второй выход блока анализа соединен с информаиион; ным входом младщего разряда второго регистра сдвига, третий выход блока анализа соединен с входом младшего разряда второго сумматора, вторые входы элементов И групп блока формирования слагаемых соединены с входами значений операндов второй группы устройства, выходы элементов И групп блока форми

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН (19} (И}

Эся} G 06 C 7/52

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

< < (21) 3340282/18-24 (22) 28.09.81 (46) 30.10.83. Бюл. Ne 40 (72) Г. Е. Пухов, А. И. Стасюк и Ф. Е. Лисник (71) Киевский ораена Труаового Крас ного Знамени институт инженеров гражданской авиации (53) 681.325(088.8) (56) 1. Авторское- свиаетельство СССР

Ж 748410, кл. (j 06 7 7/52, 1978.

2. Авторское свицетельство СССР

% 754415, «л. Q 06 }- 7/52, 1978 (прототип). (54)(57) 1. УСТРОЙСТВО ДЛЯ ДЕЛЕ»

НИЯ, содержашее блок формирования слагаемых, первый сумматор, сумматор вычитатель, причем блок формирования слагаемых содержит группы элементов И, выходы блока формирования слагаемых . подключены к входам первого сумматора, выходы разрядов которого соединены с первой группой информационных входов сумматора-вычитателя, о т л и ч а ю ш е е с я тем, что, с целью расширения функциональных воэможностей путем вычисления частного от деления суммы парных произведений на произвольное число, оно соцержит второй сумматор, два регистра сдвига, блок формирования ,сигнала упвоения, блок анализа и эле мент ИЛИ, причем первые вхоцы элемен тов И групп блока формирования слвгае мых подключены к входам соответствуюших разрядных значений оцерандов пер вой группы устройства, выходы первого регистра спвига соединен с входами пЕр ного сумматора, выходы разрядов кото рого соединены с первой группой вхо» аов блока сформирования сигнала уаво« ения, выходы переноса первого сумматора смаинены с входами элемента ИЛИ, выходы разрядов второго сумматора соединены с группой выходов устройства и с информационными вхопами разрядов второго регистра сдвига, группа входов делителя устройства соединена с второй группой входов блока формирования сигнала удвоения и с второй группой информационных входов сумматора-вычислителя, выходы разрядов которого соединены с инфррмационными входами разряпов первого регистра спви. га, уцравляюший ахоп которого смаинен с первым упрввляюшим вхопом устройства, второй унравляюший вход устройства соединен с уцрввлнюшим входом второго регистра сдвига, выход блока формирования сигнала удвоения соеаинен с первым управляюшим входом суммато» ра-вычитвтеля и с первым входом блока анализа, выход элемента ИЛИ соединен с входом младшего разряда второго сумматорв и вторым входом блока анализа, выход переноса сумматора-вычитателя соединен с третьим входом блока анализа, четвертый вход. которого подключен к первому управляющему вхоцу устройства, первый выход блока анализа соединен с вторым управляюшим входом сумматора-вычитателя, второй выход . блока анализа соединен с информацион; ным входом младшего разряда второго регистр сдвига, третий выход блока анв» лиза соединен с входом младшего разряда второго сумматора, вторые входы элементов И групп блока формирования слагаемых соеаинены с входами значений операндов второй группы устройства, 1 выходы элементов И групп блока форми1051535 рования слагаемых являются выхоцами блока формирования слагаемых, при этом блок анализа соцержит триггер, сумматор по модулю пва, элемент И, элемент ИЛИ, первые вхоцы элемента И и сумматора по модулю цва блока анализа соединены с первым вхоцом блока анализа, первый ахоп триггера блока анализа является вторым входом блока анализа, выход триггера блока анализа соединен с вторыми входами элемента И и сумматора по модулю цва и первым вхоцом элемента ИЛИ блока анализа, второй sxog которого является третьим входом блока анализа, а выход - первым выхоцом блока анализа, выхоцы сумматора по модулю цва и элемента И блока анализа являются соответственно вторым и треИзобретение относится к вычислитель ной технике и может быть применено в спецпроцессорах или в комплексе с цифровой вычислительной машиной цля оперативного вычисления частного от деления суммы парных произведений на произвольное число, например в системах автоматического управления быстропро;текаюшими процессами, цинамическими обьектами, математические моцели ко» торых прецставляются в вице совокупности сумм парных произведений.

Известно устройство цля целения двоичных чисел, соцержашее Fl параллельных (И +2)-разряцных сумматора, (И -1) управляемый и один неуправляемый (й+1 )-разрядные преобразователи прямого кода в дополнительный, причем выход каждого j -ro разряда ) -го сумматора (< "-1, ..., и ), (j =1, ..., и ) соединен с первым вхбцом (i+1)-го разряца (j +1)-го сумматора, а второй вхоп (-го сумматора (g =1, ..., Ч ) соединен с соответствуюшим информационным вхо дом (+1)-го разряда Я -го управляемого преобразователя прямого кода в цопол интел ьный (1) Недостатком этого устройства являются функциональные возможности, так как в нем не вычисляется частное от суммы парных произведений на произвольНОЕЧИСЛО. тьим выходами блока анализа, второй вхоц триггера блока анализа соединен с четвертым входом блока анализа.

2, Устройство по и. 1, о т л и ч аю ш е е с я тем, что блок формирования сщ нала уцвоения содержит цва узла приоритета, группу элементов И и элемент

ИЛИ, причем первая группа входов блока соединена с входами первого узле прио» ритета, вторая группа входов блока соединена с входами второго узла приоритета, оцноименные выходы первого и второго узлов приоритета соединены с входами соответствуюших элементов И группы, выходы которых соединены с входами элемента ИЛИ, выхоц которого является выходом блока.

Наиболее близким к предлагаемому является устройство цля пеления, со» пержашее сумматор, блок формирования слагаемых (содержащий группы элементов И), сумматор-вычитатель (блок вычитателей) и узел определения знак.а частного„причем входы первой группы устройства поцключены к входам блока формирования слагаемых, Выходы которо»

10 го попключены к Входам сумматора, выходы которого и вхопы второй группы устройства поцключены к вхоцам сумма: тора-вычитателя, выходы разрядов которого являют=я выхоцами устройства и

35 подключены к входам блока формирования слагаемых, входы узла опрецеления зна ка частного соецинены со знаковыми входами операнцов $2(Недостатком этого устройства яв20 ляются Ограниченные функциональные

ВОЗМОЖНОстИ, ОлрепеляеМЫЕ ТЕМ, что В нем не Вычисляется частное от деления

I суммы парных произвепений на произвол » ное число.

25 Цель изобретения - расширение функциональных возможностей путем вычисления частного от деления суммы парных произвецений на произвольное число.

Указанная цель цостигается тем, что в устройство цля целения, соцержашее блок формирования слагаемых, первый сумматор, сумматор-вычислитель, паи1051535

Ъ чем блок формирования слагаемых соцержит группы элементов И, выходы блока формирования слагаемых поцключены к вхоцам первого сумматора, выходы разрядов которого соединены с первой группой .информационных входов сумматора-вычитателя, дополнительно ввецены второй сумматор, цва регистра сдвига, блок формирования сигнала уцвоения, узел анализа и элемент ИЛИ, причем первые 10 вхоцы элементов И групп блока формирования слагаемых поцключены к входам соответствуюших разрядных значений операндов первой группы устройства, выходы первого регистра сдвига соецине 15 ны с входами первого сумматора, выходы разряцов которого соецинены с первой

-группой вхоцов блока формирования сигналов уцвоения, выходы переноса первого сумматора соединены с входами элемен- р0 ..та ИЛИ, выхоцы разряцов второго сумма ре соединены с группой выходов уст» ройства и c ..информационными входами разряцов второго регистра сцвига, группа входов делителя устройства соединена 25 с второй группой вхоцов блока формирова ния сигнала удвоения и с второй группой информационных вхоцов сумматора-вычислителя, выхоцы разряцов которого соединены с информапионными вхоцами разряцов первого регистра сдвига, управляюший вхоц которого соединен с первым управ ляюшим входом устройства, второй управ ляюший вхоц устройства соецинен с управляюшим Входом BTopol"О регистра casnf а 3 .выхоц блока формирования сигнала уцвоения соединены с первым управляюшим вхоцом сумматора-вычитателя и с первым

ВхоаоМ блока анализа, выход элемента ИЛИ соединен с входом млацшего раз- 4 ряда второго сумматора и вторым входом блока анализа, выхоц.переноса сумматоре вычитателя соецинен с третьим входом блока анализа, че твертый вход которого поцключен к первому управляюшему входу, устройства, первый выход блоке анализа соединен с вторым управляюшим вхоцом сумматора-вычитателя, второй выхоц блока анализа соецинен с информационным входом младшего разряпа второго регистра сдвига, третий выход блока анализа соецинен с вхоцом младшего разряда второго сумматора, вторые вхоцы элементов И групп блока формирования слагаемых соединены с входами значе ний операнцов второй группы устройства, выходы элементов И групп блока фор мирования слагаемых являются выхоцами блока формирования слагаемых, йри этом блок анализа соцержит триггер, сумматор по моцулю цва, элемент И, элемент ИЛИ, первые входы элемента И и сумматора по модулю цва блока анализа соецинены с первым входом блока анализа, первый вход триггера блока анализа является вторым вхоцом блока анализа, выхоц триггера блока анализа соединен с вторыми входами элемента И и сумматора по модулю цва и первым sxoцом элемента ИЛИ блока анализа, второй вход которого является третьям вхоцом блока анализа, а выхоц - первым выхоцом блока анализа, выхоцы сумматора по модулю цва и элемента И блока анализа являются соответственно вторым и третьим выхоцами блока анализа, второй вхоц триггера блока аналяза соединен с четвертым вхоцом блока анализа.

Кроме того, блок формирования сигнала уцвоения содержит цва узла приоритета, группу элементов И и элемент

ИЛИ, причем первая группа вхоцов блока соецинена с входами первого узла приоритета, вторая, группа входов блока соецинена с вхоцами второго узла приоритета, одноименные выхоцы первого и второго узлов приоритета соецинены с входами соответствуюших элементов И группы, выходы которых соецинены с входами элемента ИЛИ, выхоц которого является выходом блока.

На фиг. 1 приведена схема устройства для деления цля случая, когда k =4 и 11 =4 (К - количество сумм парных произведений; g - разряцность прецстав ления информации); на фиг. 2 - схема блока формирования сигнала уцвоения; на фиг.3 — схема блока анализа.

Устройство цля целения содержит сумматор 1, сумматор-вычитатель 2, блок 3 формирования слагаемых, состояший из групп 4 элементов И, блок 5 формирования ситнала уцвоения, блок 6 анализа, сумматор 7, элемент ИЛИ 8, регистры 9 и lO сдвига, первый управлявший sxon 11, втррой управляю».

t ший вход 12,вхоцы 13 разрядных значэннй операндов первой группы {1 =1, .", a" .Г =1, ..., К ), вхоцы 14р значений операндов торой группы, группу выходов 15 и группу входов 16 целителя.

Выходы блока 3 формирования поцключены к входам сумматора 1, выходы разрядов которого соецинены с первойгруппой информационных вхоцов суммато- ра вычитателя 2 и первой группой вхо» дов блока 8 формирования сигнала удвоения. Первые входы элементов И групп 4 блока 3 формирования слагаемых подключеая к входам соответствуюших разряд ных значений 13 Операндбв пВрвой груп пы устройства. Выходы регистра сдвига 9 соединены с входами сумматора 1, выходы переноса которого соединены с входами -элемента ИЛИ 8. Входы разря30 дов сумматора соединены с группой выходов 15 устройства и информационными входами разрядов регистра 10 сдви

re. Группа входов 16 делителя соединена с второй группой входов блока 5 формирования сигнала удвоения и с второй

35 группой информационных sxoqos суммато- ра вычитателя 2, выходы разрядов кото рого соединены с информационными входами разрядов регистра 9 сдвига. Управ ляюший вход регистра 9 сдвига соединен 26 с первым управляюшим входом 11 и четвертым входом блока 6 анализа, а. второй управляюший вход 12 .сеединен с . управляюшим входом регистра 10 сдви

re. Выход блока 5 формирования 25 сигнала удвоения соединен с первым управляющим входом сумматора-вычитателя 2 и с первым входом блока 6 анализа. Въиод элемента ИЛИ 8 соединен с входом младшего разряда сумматора 7 и вторым входом блока 6 анализа. Выход переноса сумматора-вычитателя 2 соединен с третьим входом блока 6 анализа.

Первый выход блока анализа 6 соединен со вторым управляюшим входом суммато . 35 ра-вычитателя 2. Второй выход блока 6 соединен с информационным входом млад шего разряда регистра сдвига 10. Третий выхоп блока 6 анализа соединен с входом юипшэго разряда сумматора 7. Вторые 46 входы элементов И групп 4 блока 3 фор мировяння слагаемых соединены с вхо дами 14 значений операндов второй груп пы устройства. Выходы элементов И 4 групп блока 3 формирования слагаемых . 45 являются выходами блока 3 формирования слагаемых а

Ялок 5 формирования сигнала удвоения содеркит два узла 17» "8 приоритета, группу элементов И 19 и элемент ИЛИ 2 причем первая группа входов блока соединена с входами первого узла 17 прио ритета, вторая группа входов соединена со входами второго узла 18 приоритета, одноименные выходы. первого к второго узлов 17 и },8 приоритета соединены с входами соответствуюших элементов И 19 группы„выхопы которых соединены с входами элемента ИЛИ 20, выхо}} которого является выхопом блока 5 форми ровання сигнала удвоения.

Блок 6 анализа сопержит триггер 21 сумматор 22 по модулю два, элемент

И 23 и элемент ИЛИ. 24. Первый ахоп элемента И 23 и сумматора 22 по мо- дулю пва блока 6 анализа соединены с первым входом блока 6 анализа. Пер вый вход триггера 2 1 6}IoK8 6 анализа является входом блока 6 анализа„Выхоп триггера 21 блока 6 анализа соединен с вторыми входами элемента И 23 и сумматора 22 по модулю пва и первым входом элемента ИЛИ 24, второй вход которого является вторым входом блока 6 анализа, а выход первым выходом блока 6 анализа. Выходы сумма тора 22 но модулю два и элемента И 23 блока 6 анализа являются соответственно вторым и третьим выходами блока 6 анализа. Второй вход триггера 21 блока анализа соединен с четвертым входом блока 6 анализа.

Работа устройства для деления, реа лизуюшего опе рацию вида

Х. к; ; к=ой, 1=4 прэдставленную как

2 г4" <3}!. М = О

2еKK

KK

Е ние (У,, }

x) )() з

Х1хi xi матрицы, представляющие собой изображения у и 7, соот

peTñòвеннО при }} р.

Записывают вираже 1) в разве ну том вице при и 4 и k =.3. и записанную в разряпноя Форме ч Я v м v

K ° 4 gag +„,4 g g — !i 0 (. .}, поясняется на конкретном примерз, где

)!=4!! . 3j), =(" "

Ф4 2и

О (О О „, 0 ) разрядные векторы, представляющие собой разрядные изображения }, al и 0 соответственно, .! г разряпные

1081536

;1

1 i ) ) < х ф

Х1% 1x,ч, "3Ч3 -4()(. 0 и ) и ) 1 2 Я (! 2 Й $ ) Я

Х 31 Х 1 + Х2Ч 1 Х Ч2 "ЗЧ3 3Ч3 - Z 1I. - 2, 1Х, 0

31 21 13 1 2 % ) 3 3 < 2 2 ) 3 31 22 ) 3 Ф

Х + Х)$1 ХйЧ Х2Ч Ф 2Ч2+ Х2Ч> Ф Х3х + Х х +Х g> -4 -4g,— gg, 32 23 14 4 1 32 2 .) 44 4 1 32 23 14 44 32 23 14

Х1) и Х,Ч + Х„(1<кi)1>)(2$) "2Ч2+ Х Ч2 Х2Ч2+ХЗЧ3 "IЧ3+ХйЧ 4)(IyЗ К ZK KO(-ЕМ О

42 33 24 42 33 24 42 33 24 42 33 24

Хi1iбпбi) б "iI, 112*Х»)пбппб)пб ХД)хбХб)ббХб)»- Zit, ZIL Zit

43 34 43 34 43 34 43 34

Х1х (+X,y(4 Х2Ч )п2 )2 "3ЧЭ 3Ч3

44 4 4 4 5

X2y ZZ+ "333 K Of. 0 (. Обозначают в выра)кении (2) векторы аналогично (3-5). Когда в результате ч 1 2 „,, " 1-го вычисления по выражению (4) Й 1, (х(хб" ° x)) > е =(». 2;.. ) .. е ппп псепепупппей (б+1).й пееивеап» по выражению (4) вектор 5,1" ) больше

Каждый 1 «Й разряд()(, искомого век >О или равен удвоенному вектору 3, T.e. тора C определяется по выражению выполняется неравенство (,пйп 1 =(„ ц(б") > е ((бб) (())

k= () . (3) г

О, при f =О, 1=1, 3,„„„,,,п ) то далее выражение 4) реалиэуфтса с й1 где - значение переноса из c2ep(IIer52 удвоенным вектором 7., значение g счита й. 1) Ь1 разряда вектора )(й Опреде . ется равным нулюес О, а к значению ляемого по выражению .1х, »1 добавляется единица. В основу кри терна выполнения выражения (6) при к -"(к,q + х2 24.».+Хи и) 2 E .(1+1). Й реализапи выражения (4) поло жено следуюшее: о,1, а такж1,старший

V (2)»1Ч (»Х»Х «1 I (I » Ч е (НаЧИНая С ПЕРВОГО g ) РазРЯД Еб» ВЕКтоей ,Х = Х 2 Р1 „ Х2 2+...

Ч.:, pa 7 равен едш1ице (т.е. 7.Ь=„,2 07=), tn - )) ) при равенстве единице )й. -го разряда вектора 5

"(1) " (1-< g (" f X 1, К y З5 Работа устройства для деления проис Ъ ходит следуюшим образом. ч и (ч 1у " - В исходном состоании регистры 9 - " g II 6 и 10 сдвига и триггер 21 блока 6 ана

Ч") величина пвиним юшаа лиза находятся в нулевом йсоответствен» но единичном состояниях. На входы Юр

KoI aa l: 1,4 +* 1, х ) О.

Если при 1 -й реализации выраже ния (4) и, еоответственно (3) оказа лось, чтоо(- О, а при последуюшей реализации выфжения (4) (т.е. i a+ < ) > значение переноса из ставшего разряда вектора в выражении (4) (,1Ю () < (й) -1 " It 1 v 1б1 v 11,g

9 "Х Ф2 (Х1Ч14Xeqe ii% %° +X„×,) б

1 1 равно единице, то принимается, что е6 1 и вычислительный процесс продолжаетса..., 13q подаются соответственно разряды

Х вектора Хр (4=1,„,, 1; =„„ ): .на входы 131,..., 13, подаются первые

45 разряды ч,1,,„,, y), векторов, и - ))( соответстве що, à на группу axoaos 16 подается вектор2. В схеме протекает

ПЕрЕХОдНЫЙ ПрсцЕССе ПОСЛЕ ОКОНЧ&ина КО»е торого на выходах групп 4 элементов И

»

Об)мзуются cooTsBTctsBHHo векторы Х у Jg поступающие на выходы суммат)эра 1.

Б сумматоре 1 реализуется сумма

Х векторов Х Д i которая поступает е

55 на вход сумматора-вычислителя 2, на дрл ой sxoa которого поступает вектор

13 . По выражению (4) в сумматоре. вычитателе 2 реализуется разность

1051535

К

,Г Х ч и (»1 т.e..нв его выходе обг=»

v раз ется вектор Х ">, поступающий на вход регистра 9 сцвигв, а на выходе нереноса старшего рвэряца сумматоравычитателя 2 цо выражению (3) обраt эуется значение стершего разряда nt, ис

Ч комого векторе Ы., которое поступает нв третий вход блока 6 анализа. После 30 этого на управляющий вхоц 11 подается импульс, по переднему фронту которого реализуется запись в триггер 21 блока 6 анализа значения g и запись в регистр 9 ч сдвига значения Х(, а по заднему фронту 15 импульса реализуется сдвиг ицформвции в сторону старших раэряцоа на один рвз ряц в регистре 9 сдвига. Нв входы 13, ..., 13К устройству поцаются очередные значения разрядов ) », ° °,, g < некто ров g, „,, gg соответственно, а с первого выхода блока 6 анализа поступв ет нулевой сигнал Сложение или еди« ничный "Вычитание на второй управ- . ляющий Вхоп сумматора-вычита- 25 тел 2, настраивая его в соотвегствии с выражением (5) на суммирование или вычитание, после чего в устройстве сном идет переходной процесс. В это же время

Г через промежуток с (равный времени ,суммировайия в сумматоре 7) после поцачи первого импульса на управляющий вход 12 поцается второй. иМпульс, по

4 переднему фронту которого значение оС с второго выхода блока 6 анализа за писывается в младший (0+1)-й разряд 35 регистра 1О сдвига, в И старших рвэря дов которого записывается информация с выхода сумматора 7, а по зацнему фрон ту реализуется в нем сдвиг информации . на одни разряд в сторону старших разрядов. После окончания перехоцного про цесса на выхоце сумматора 1 обрвзуеэ

v l, r2 ся сумма х " и Е. хр (, BB вы, Р=» э хане. сумматора-вычитателя 2 по вы- 45 е ражению (4) - вектор к,(, нв выхоце нереноса старшего" разряда его в со- ответствии с (3) образуется значение а ч очередного разряца а вектора а и нв управляющие входы 11, 12 и входы 14 . 5О

- поцаются соответственно очередная пера импульсов и значения очередных рвзря» з ч дОв ) g векторов )q . Гвким Образом) после подачи на управляющие входы 11;

12 и пар импульсов в регистре 10 сдви 55 гв и, соответственно, r нв выхоце 15 устройства образуются значения п рвз ч

pBQoB искОмОГО вектора g, Если же в результате поступления на управляющие вхоцы 11 и 12 В пар импульсов

Ф значение М "- О, а после окончания переходного процесса в схеме оказалось, что на одном из выходов переноса старшего разряда сумматора 1 образуется единичный сигнал, то он через элемент ИЛИ 8 поступает на ахоп млацшег9

0, разряцв сумматора 7, благодаря чему становится равным единице; кроме того, он через второй вход и первый выход блока 6 анализа поступает на второй управляющий вход сумматора-вычита геля 2, настраивая его тем самым в соответствии с (5 ) на вычитание. Далее вычислительный процесс продолжается аналогично вышеописанному. Если в результате поступления 3 пар импульсов значения Й = 1, а после окончания переходного процесса оказалось, что зна чение tn -ro рвзряца (М =1,..., Р ) сумматора 1 равно ецинице при условии„ что значение И -го разряда вектора .3 также равно единице при равенстве нулю значений всех предшествующих раз3Ъ-4 ряцов, т.е. Z,=- .. Z. =О, то в этом случае .на выходе блока 5 образуется единичный сигнал, поступающий на первый вход блока 6 анализа и первый управляющий вход сумматоре-вычитателя 2.

Благоцаря этому вектор 2, поступающий нв второй вхоц сумматора-вычитателя 2, сдвигается в нем в. сторону старших разрядов на оцин разряд и выражение (4) реализуется соответственно с удвоенным

v вектором Е, При этом, если на выходе, переноса старшего разряда сумма горавычитателя 2 образовался единичный сигнал, то он, после поцачи первого импульса нв первый управляющий вход 11 устройства очередной парьг импульсов, поступает через третий выход блока 6 анализа нв вход младшего раэряца сумма% тора 7. Т.е. в этом случае к значе9 нию g, = 4 добавляется еше оцна еци: е+» ница, очередное значение М = 0, а на первом выходе блока 6 анализа образу ется единичный сигнал, настраиваюший сумматор-вычитатель 2 на вычитание, Если нв выхоце переноса старшего разряда сумматора-.вычитателя 2 образовался нулевой сигнал, то после поступ ления первого импульса на втором, тре тьем и первом выходах блока анализа 6 образуются соответственно единичный и е« нулевые сигналы, что соответствует =(. к значению Й = » ничего не цобав ляется, а сумматор вычитатель 2 наст

1О51

f34

Фиг, я

Составитель В. Березкин

Рецактор E. Папп Техрец Т.Маточкц Корректор B. Бутяга

Заказ 8667/48 Тираж 706 Поцписное

ВНИИПИ Государственного комитета СССР по целам изобретений и открытий

113035, Москва, Ж.35, Раушская наб., ц. 4/5

Филиал ППП Патент, r. Ужгороц, ул. Проектная, 4 раивается на сложение. После этого вычислительный процесс продолжается аналогично описанному выше.

В предлагаемом устройстве расширены функциональные возможности по сравне 5 нию с прототипом, в котором вычисляется только частное двух чисел, в ценном же устройстве вычисляется частное суммы

535 12 парных произведений и произвольного числа. Этот факт способствует примене 4 иию предлагаемого устройства в качестве элемента вычислительной схемы, функци онально ориентированной на решения класса задач, допускающих прецставление математический моцели в вице совокупности сумм парных произведений.