Устройство для контроля оперативной памяти

 

УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ, содержащее генератор тактовых импульсов, выход которого соединен с синхровходом анализатора сигналов, информационный вход которого является выходом устройства, отличающееся тем, что, с целью повышения его быстродействия, достоверности контроля и упрощения, в него введе-. :ны дешифратор, блок сумматоров по модулю два, мультиплексор, элемент ИЛИ, сумматор поМодулю два и счетчик , вход которого соединен с выходом генератора тактовых импульсов , а выходы подключены к входам дешифратора, блока сумматоров по модулю два, мультиплексора, к первому входу сумматора по модулю два, к первому входу элемента ИЛИ, второй вход которого подключен к выходу мультиплексора,,входы блока сумматоров по модулю два связаны с входами мультиплексора причем второй вход сумматора по модулю два связан с выходом старшего разi ряда счетчика и с входом Стартстоп анализатора сигналов, выходы (Л дешифратора, блока сумматоров по модулю два., элемента ИЛИ, сумматора по модулю два и выход старшего разряда счетчика являются выходами устройства.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (И) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3450017/18-24 (22) 08.06.82 (46) 07.11.83. Бюл. )) 41 (72) Е.В.Друян и Г.Х.Новик (53) 681.327(088.8) (56) 1 ° "Электронная промышленность", 1977, Р 2, с. 22 24.

2. Авторское свидетельство СССР

9 771730, кл. 5 11 С 29/00, 1978 (прототип).

3. "Электроника", 1977 М 5, с. 23-33. (54) (57 ) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ

ОПЕРАТИВНОЙ ПАМЯТИ, содержащее re" нератор тактовых импульсов, выход которого соединен с синхровходом анализатора сигналов, информационный вход которого является выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения его быстродействия, достоверности контроля и упрощения, в него введе- ны дешифратор, блок сумматоров по модулю два, мультиплексор, элемент

ИЛИ, сумматор по модулю два и счетчик, вход которого соединен с выходом генератора тактовых импуль сов, а выходы подключены к входам дешнфратора, блока сумматоров по модулю два, мультиплексора, к первому входу сумматора по модулю два, к первому входу элемента ИЛИ, второй вход которого подключен к выходу мультиплексора,,входы блока сумматоров по модулю два связаны с входами мультиплексора, причем второй вход сумматора по модулю два связан с выходом старшего разряда счетчика и с входом "Стартстон" анализатора сигналов, выходы дешифратора, блока сумматоров по модулю два., элемента ИЛИ, сумматора .по модулю два и выход старшего разряда счетчика являются выходами устройства.

1053165 изобретение относится к запоминающим устройствам и может быть использовано для функционального контроля как отдельных корпусов микросхем, оперативных запоминающих устройств (ОЗУ), так и построенных на их основе массивов полуПроводниковых ОЗУ произвольной емкости и организации.

Известны устройства, основанные на использовании ЭВМ или контроллеров на баэе ЭВМ для хранения программы входных воздействий тестовых процедур микросхем ОЗУ, а также для реализации процесса контроля выходных реакций тестируемых микросхем ОЗУ (1) .

Недостатками этих устройств являются громоздкость и сложность при проведении функционального контроля каким-либо методом. Кроме того, недостатком указанных устройств является неполнота тестирования, так как контроль микросхем осуществляется-только по считываемой информации, остальные состояния таблицы истинности не учитываются .

Наиболее близким техническим решением к изобретению является устройство для контроля полупроводниковой памяти, содержащее генератор тактовых импульсов, генератор тестовых импульсов, блок формирования временной диаграммы, компаратор, анализатор сигналов, накопитель и блох управления (2) .

Недостатками известного устройства,являются большие аппаратурные затраты и невысокое быстродействие, объясняющееся тем, что для обнаружения неисправностей требуется значительное время. Кроме того, устройство имеет невысокую достоверhoñòü контроля, поскольку при контроле не учитываются все состояния таблицы истинности тестируемой микросхемы, а проверяется только режим "Разрешение чтения" „ помимо которого имеются режимы "Эапретчтение", "Запрет записи", "Разрешение записи", состояния выходов при которых также необходимо контролировать при тестировании.

Целью изобретения является повышение быстродействия и упрощение устройства, а также повышение досто. верности контроля.

Поставленная цель достигается тем, что в устройство для контроля, памяти, содержащее генератор тактовых импульсов, выход которого соединен с синхровходом анализатора сигналов, информационный вход которого является выходом устройства, введены дешифратор, блок сумматорв по модулю два, мультиплексор, элемент ИЛИ, сумматор по модулю два и счетчик, вход которого соединен с выходом генератора тактовых импуль сов, а выходы подключены к входам дешифратора, блока сумматоров по модулю два, мультиплексора, к первому входу сумматора по модулю два," к первому входу элемента

ИЛИ, второй вход которого подключен к выходу мультиплексора, вхо 10 ды блока сумматоров по модулю два связаны с входами мультиплексора, причем второй вход сумматора по модулю два связан с выходом старшего разряда счетчика и с входом 5 Старт-стоп анализатора сигналов,. выходы дешифратора, блока сумматоров по модулю два, элемента ИЛИ, сумматора по модулю два и выход старшего разряда счетчика являют20 ся выходами устройства.

На чертеже изображена функциональная схема устройства для контроля оперативной памяти логарифмическим тестом.

Устройство содержит генератор 1 тактовых импульсов, выход которого соединен с входом (двоичного) счетчика 2 с количеством разрядов

1)+5+х (где II — количество адресных входов контролируемой оперативной памяти; Х вЂ” количество управляющих входов мультиплексора), который своими выходами подключен к дешифратору 3, к блоку 4 сумматоров по модулю два, к мультиплексору 5, 35 выход которого подключен к первому входу элемента ИЛИ б. Счетчик 2 своими выходами также связан с вторым входом элемента ИЛИ б и с первым и вторым входами сумматора 7

40 по модулю два. Выходы дешифратора 3, блока 4 сумматоров по модулю два, элемента ИЛИ б и сумматора 7 по модулю два. соединены с контролируемой оперативной памятью 8 и являются выходами устройства. Входы блока 4 сумматоров по модулю два связаны с входами мультиплексора 5.

Выход оперативной памяти 8 соединен с информационным входом анализатора

50 9 сигналов, синхровход KoToporo связан с выходом генератора 1, а к II вход Старт-стоп его подключен к старшему разряду счетчика 2 и к второму входу сумматора 7 по модулю два.

В качестве анализатора сигналов используется сигнатурный анализатор (3).

Конструктивно устройство выполнено так, что оперативная память 8

60 соединяется с элементами устройства и анализатором 9 сигналов с помощью интерфейсной коммутационной матрицы 10 различной для различных цоколевых корпусов (показано пунктиром) . 1053165

Устройство работает следующим образом. Генератор 1 запускает счетчик 2,, который, работая в режиме непрерывного пересчета, с помощью выходов разрядов "0" и "1" дешифратора 3, вырабатывает следующие друг эа другом сигналы дешифрируемых статусов "0", "1", "2" ""3" длительностью каждый по такту (периоду) синхросигнала и,имекщих . активными нулевые .значения. Один из этих сигналов — статус "2 " ис-. пользуется в. качестве сигнала разрешения выборки контролируемой опе ративной памяти 8. Такое форми- 15 рование сигнала разрешения выборки гарантирует, что его переклюиение имеет место внутри сигнала Чтение-запись", и, что самое главное, после переключения адресов. Выхо- 20 ды разрядов 2,...,П+1 счетчика 2 являются разрядами адресной груп- . пы, которые в зависимости от управляющего разряда п +4 перебирают адреса в прямом или обратном 25 направлении.

Разряд и +2 счетчика предназна- . . чен для блокировки з аписи, т. е. для того, чтобы при каждом втором цикле перебора адресов происходи ло чтение. Разряд и +3 счетчика 2 формирует данные, фаза которых меняется в зависимости от разряда И+5+Х, т.е., если в первой половине теста данные меняются с ноля на единицу, то во второй — с единицы на ноль. Разряды ted+5,...,п+4+ Х счетчика 2 подаются на управляющие вхо цы мультиплексора и предназначены для изменения при каждом очередном переборе адресов) длительности записи и чтения путем поочередной коммутации на вход Запксьчтение» разрядов адресной группы счетчика 2.

В результате матрица ОЗУ проконтролируется в соответствии с логарифмическим тестом. Помимо этого, за счет введения элемента ИЛИ 6 после каждого перебора адресов производится контрольное считывание матрицы ОЗУ, что расширяет контролирующую способность теста.

Выход контролируемой оперативной памяти 8 подается на информационный вход используемого в качестве анализатора сигналов сигнатурного анализатора 9, вход Стартстоп которого управляется от старII шего разряда счетчика 2, а синхро- . вход получает сигналы .синхрониэа» ции от генератора 1 тактовых импульсов. Использование сигнатурного анализатора 9 обеспечивает возможность контроля выходных реакций оперативной памяти 8 не только во время считывания, но, что особенно существенно, при всех возможных состояниях таблицы истинности контролируемой оперативной памяти 8, а именно, при запрете записи, при разрешении записи, при запрете чтения и при разрешении чтения. Име- . ющая.место избыточность особого значения не имеет в связи с применением сигнатурного анализа, обеспечивающего сжатие двоичной информации произвольной длины с весьма высокой достоверностью.

Составитель О. Кулаков

РедаКтор A.Øèøêèíà Техред11.Гергель Корректор М. Демчик

Заказ 8882/50 Тираж 594 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4