Балансировочное устройство

 

БАЛАНСИРОВОЧНОЕ УСТРОЙСТВО, содержащее после;довательно соединенные двухканальные блок измерения дисбаланса, блок памяти и блок промежуточной памяти, каждый канал которого имеет две цепи, выполненные каждая в виде последовательно соединенных аналогового ключа, запоминающего блока, компаратора, второй вход которого связан с сигнальным входом . аналогового ключа и соответствующим ВЫХОДОМ6noj a памяти, И логического элемента ЗИ, блок управления и блок формирования сигнала, включающий формирователь импульсов, вход которо го соединен с выходом блока управления и вторыми входами элементов JM, триггер, R-вход которого соединен с выходом формирователя импульсов, а выход - с входом блока управления, инвертор, вход которого соединен с управляющими входами ключей, а выход - с третьими входами элементов ЗИ, и элемент 4И, каждый вход KOTOJ рого соединен с выходом одного из j элементов ЗИ, а второй выход блока управления связан с управляющим входом блока памяти, отличающееся тем, что, с целью повышения точности балансировки, оно снабжено вторым, блоком промежуточной памяти, выполненным аналогично первому , последовательно соединенными элементом 2И, вход которого связан с выходом формирователя импульсов, вторым формирователем импульсов и вторым элементом 2И, выход которого связан с входом инвертора, последовateльнo соединенными вторым три|- гером, R-вход которого подключен к R-входу первоГо триггера, и элемен (Л том 2И-НЕ, выход которого соединен с S-входом первого триггера, последовательно соединенными вторым элементом 4И, вход которого связан с инверсным выходом первого триггера, и индикатором, третьим формирователем импульсов, выход которого связан с вторым входом первого элемента 2И, ел последовательно соединенными третьим 4: элементом 2И, входы которого подклюО чены соответственно к выходу второго СО СП формирователя импульсов и инверсному выходу второго триггера, вторым инвертором , элементом ЗИ и. вторым индикатором , элементом 4И-НЕ, каждый вход которого соединен с выходом одного из элементов ЗИ второго блока промежуточной памяти, а выход - с S-входбм второго триггера, вторые входы элементов ЗИ и второго элемента 4И соединены с выходом блока управления , третий вход элемента ЗИ формирователя сигнала связан с инверсным выходом второго триггера.

СВОЗ СОВЕТСНИХ

5 и

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3475196/25-28 (22) 28.07.82 (46) 15 11.83. Бюл. V 42 (72} Л.В. Завадский, Г.А. Шигалев, И.Б. Пальчук и B,С. Буйко (71) Иинское станкостроительное про.изводственное объединение им. Октябрьской .революции (53) 620.1.05:531,24(088.8} (56) 1. Основы балансировочной техники. Под ред. В.А. Цепетильникова.

T. 2. И., "Иашиностроение", 1975, с. 566-577.

2. Авторское свидетельство СССР по зявке в" 3318449/25-29, кл. G 01 И 1/22, 198l (прототип)., (5")(57) БАЛАИСИРОВОЧНОЕ УСТРОЙСТВО, содержащее последовательно соединенные двухканальные блок измерения дисбаланса, блок памяти и блок npo"" межуточнбй памяти, каждый канал которого имеет две цепи, выполненные каждая в виде последовательно соединенных аналогового ключа, запоминаю" щего блока, компаратора, второй вход которого связан с сигнальным входом . аналогового ключа и соответствующим выходом блока. памяти, И логического элемента 3И, блок управления и блок формирования сигнала, включающий формирователь импульсов, вход которо го соединен с выходом блока управления и вторыми входами элементов И, триггер, R-вход которого соединен с выходом формирователя импульсов, а выход - с входом блока управления, инвертор, вход которого соединен с управляющими входами ключей, а вы" ход - с третьими входами элементов

3И, и элемент 4И, каждый вход кото1, SU„„1054695 A рого соединен с выходом одного из

;элементов 3И, а второй выход блока управления связан с управляющим входом блока памяти, о т л и ч а ющ е е с я тем, что, с целью повышения точности балансировки, оно снабжено вторым блоком промежуточной памяти, выполненным аналогично первому, последовательно соединенными элемейтом 2И, вход которого связан с выходом формирователя импульсов, вторым формирователем импульсов и вторым элементом 2И, выход которого связан с входом инвертора, последовательно соединенными вторым триггером, К-вход которого подключен к

R-входу первого триггера, и элемен" том 2И-НЕ, выход которого соединен с S-входом первого триггера, последовательно соединенными вторым элементом 4И, вход которого связан с инверсным выходом первого триггера, и индикатором, третьим формирователем импульсов, выход которого связан с вторым входом первого элемента 2И, последовательно соединенными третьим элементом 2И, входы которого подключены соответственно к выходу второго формирователя импульсов и инверсному выходу второго триггера, вторым инвертором, элементом 3И и вторым индикатором, элементом 4И-НЕ, каждый вход которого соединен с выходом одного иэ элементов 3И второго блока промежуточной памяти, а выход - с

S-входом второго триггера, вторые входы элементов 3И и второго элемента 4И соединены с выходом блока управления, третий вход элемента 3И формирователя сигнала связан с инверсным выходом второго триггера, t0 выход второго инвертора подключен к третьим входам элементов 3И второго блока промежуточной памяти, управляю. щие входы аналоговых ключей которого связаны с выходом третьего элемента

2И, третий вход второго элемента 4И, второй вход второго элемента 2И и

54695 вход третьего Формирователя импульсов связан с первым входом элемента

2И-НЕ, второй вход которого подключен к выходу первого элемента 4И, а четвертый вход второго элемента 4И связан с выходом первого инвертора.

Изобретение относится к балансировочной технике и может быть исполь" эовано-в балансировочных станкахавтоматах с разделенными измеритель". ной и двумя корректирующими позиция- 5 ми.

Известно балансировочное устройст" во, содержащее последовательно соединенные двухканальные блок измере» ния дисбаланса, в который входят дат. >0 чики, опорный генератор, усилитель, демодулятор и преобразователь, блок промежуточной памяти, каждый канал которого состоит из соединенных последовательно аналогового ключа и 15 запоминающего блока, входы блока соединены с выходами блока измерения через блок памяти, и блок управления, предназначенный для Формирования системы команд управления блоком из" 20 мерения и механизмами корректировки, каждый из которых содержит механизм отсчета глубины сверления и мехиниэм ориентации ротора по углу. По параметрам дисбаланса, хранящимся 25 в блоках промежуточной памяти, последние управляют работой сверлильных головок. Устройство позволяет произвести замер параметров дисбаланса ротора по двум плоскостям одновре- . 30 менно, запомнить эти параметры и передать их в блок промежуточной памяъ ти.. Цикл работы устройства позволяет производить одновременно замер параметров дисбаланса одного ротора и коррекцию дисбаланса двух других роторов по данным замера в предыдущих циклах, результаты которых передаются в блок промежуточной памяти вместе с перемещением ротора с измерительно- 40 го блока на первый и второй механизмы коррекции . 1

Недостаток данного устройства заключается в том, что оно не обеспечивает требуемой точности балансировки, так как отсутствует контроль за передачей измеренных параметров в блоки промежуточной памяти.

Наиболее близким по технической сущности к изобретению является балансировочное устройство, содвржащее последовательно соединенные двух. канальные блок измерения дисбаланса, блок памяти и блок промежуточной памяти, каждый канал которого имеет две цепи, выполненные каждая в виде последовательно соединенных аналогового ключа, запоминающего блока, компаратора, второй вход которого связан с сигнальным входом аналогового ключа и соответствующим выходом блока памяти, и логического элемента 3И, Ялок управления и блок

Формирования сигнала, включающий Формирователь импульсов, вход которого соединен с выходом блока управления и вторыми входами элементов 3И, триггер, R-вход которого соединен с выходом Формирователя импульсов, а выход - с входом блрка управления, инвертор, вход которого соединен с управляющими входами аналоговых клю, чей, а выход - с третьими входами, элементов 3И, и элемент 4И, каждый вход которого соединен с выходом, одного из элементов 3И, а второй выход блока управления связан-с управляющим входом блока памяти. 8ыход элемента 4И соединен с 5-входом триггера, вход инвертора - с выходом

Формирователя импульсов (2 2. Устройство позволяет производить одновременно замер параметров дисбаланса одного ротора и коррекцию дисбаланса другого по данным замера в предыду, щем цикле, результаты которого передаются в блок промежуточной памяти вместе с перемещением ротора с изме

54б95 4 з 10 рительного блока на механизм коррекции. При передаче результатов замера в блок промежуточной памяти устройство обеспечивает автоматический контроль за передачей измеренных параметров.

Недостаток известного устройства заключается в том, что оно не обеспечивает полный контроль за передачей информации блока промежуточной памяти. Высокопроизводительные балансировочные автоматы, предназначенные для двухплоскостной балансировки, обычно содержат одну измерительную и две корректирующие позиции (одна корректирующая позиция для левой плоскости коррекции, а вторая - для правой) и на автомате одновременно находятся в обработке три ротора (по одному ротору на каждой из позиций). Для таких автоматов недостаточно одного блока промежуточной памяти, блок формирования сигнала, примененный в известном устройстве, не обеспечивает ни правильной очередности перемещения полученной в результате измерения информации по бло.кам, ни полного контроля за передачей информации. Это приводит к ошибкам при коррекции дисбаланса ротора и, как следствие, к снижению точности балансировки роторов на автомате.

Целью изобретения является повы шение точности балансировки.:

Поставленная цель достигается тем, что балансировочное устройство, содержащее последовательно соединенные . двухканальные блок измерения дисбаланса, блок памяти и блок промежуточной памяти, каждый канал которого имеет две цепи, выполненные каждая в виде последовательно соединенных аналогового ключа, запоминающего блока, компаратора, второй вход которого связан с сигнальным входом аналогоеого ключа и соответствующим выходом блока памяти, и логического . элемента 3И, блок управления и блок формирования сигнала, включающий формирователь импульсов, вход которого соединен с выходом блока управления . и вторыми входами элементов 3И, триггер, R-вход которого соединен с выходом формирователя импульсов, а выход - с входом блока управления, инвертор, вход которого соединен с управляющими входами ключей, а выход - с третьими входами элементов

3И, и элемент 4И, каждый вход кото5

55 рого соединен с выходом одного из элементов 3И, а второй выход блока

1 управления связан с управляющим входом блока памяти, снабжено вторым блоком промежуточной памяти, выполненным аналогично первому, последова. тельно соединенными элементом 2И, вход которого связан с выходом формирователя импульсов, вторым формиро. вателем импульсов и вторым элементом

2И, выход которого связан с входом инвертора, последовательно соединенными вторым триггером, R-вход которо" го подключен к R-входу первого триггера, и элементом 2И-НЕ, выход которо- . го соединен с S-входом первого триггера, последовательно соединенйыми вторым элементом 4И, вход которого связан с инверсным выходом первого триггера, и индикатором, третьим фор. мирователем импульсов, выход которого связан с вторым входом первого элемента 2И, последовательно соединенными третьим элементом 2И, входы которого подключены соответственно к выходу второго формирователя импульсов и инверсному выходу второго триггера, вторым инвертором, элементом 3И и вторым индикатором, элементом 4И-НЕ, каждый вход которого соединен с выходом одного из элементов

3И второго блока промежуточной памяти, а выход - с S-входом второго триггера, вторые входы элементов 3И и второго элемента 4И соединены с выходом блока управления, третий вход элемента 3И формирователя, сигнала связан с инверсным выходом второго триггера, выход второго инвертора подключен к третьим входам элементов 3И второго блока промежуточной памяти, управляющие входы аналоговых ключей которого связаны с выходом третьего элемента 2И, третий вход второго элемента 4И, второй вход второго элемента 2И и вход третьего формирователя импульсов связаны с первым входом элемента 2И-НЕ, второй вход которого подключен к выходу первого элемента 4И, а четвертый вход второго элемента 4И связан с выходом первого инвертора.

На чертеже изображена структурная схема балансировочного устройства.

Устройство содержит блок 1 измерения, разделенный на два измерительных канала, каждый из которых выполнен в виде последовательно соединенных датчика 2 дисбаланса. сум3 10546 матора 3, усилителя 4 и двух связанных между собой и с выходом усилителя 4 синхронных детекторов 5, причем второй выход датчика 2 дисбаланса одного канала связан с вторым входом 5 сумматора 3 другого канала, блок 6 памяти, состоящий из двух каналов, каждый из которых содержит две цепи, состоящие каждая из последовательно соединенных аналогового ключа 7, свя" 10 занного с выходом соответствующего синхронного детектора 5 блока 1 измерения, и запоминающего блока 8, первый двухканальный блок 9 промежуточ-. ной памяти, каждый канал которого 1$ имеет две цепи, каждая из которых. выполнена в виде последовательно соеди-, ненных аналогового ключа 10, запоминающего блока .11, .компаратора 12, второй вход которого связан с сигнальным 20 входом аналогового ключа 10 и выходом соответствующего запоминающего блока 8 блока 6 памяти, и элемента

13 3И, второй блок 14 промежуточной памяти, идентичный по конструкции 2S первому блоку 9 промежуточной памяти, каждая из цепей которого выполнена в виде последовательно соединенных аналогового ключа 15, запоминающего блока 16, компаратора 17, второй вход З0 котоРого связан с сигнальным входом аналогового ключа 15 и выходом соответствующего запоминающего блока 11 первого блока 9 промежуточной памяти, и элемента 18 3И. Устройство содержит также блок 19 управления и блок

20 формирования сигнала, который выполнен в виде последовательно соединенных формирователя 21 импульсов, вход которого соединен с выходом бло- 40 ка 19 управления, элемента 22 2И, второго формирователя 23 импульсов, второго логического элемента 24 2И, выход которого связан с управляющими входами аналоговых ключей 10 блока,9 45 промежуточной памяти, инвертора 25, выход которого соединен с вторыми входами логических элементов 13 3И блока 9 промежуточной памяти, первого триггера 26, R-вход которого соединен с выходом формирователя 21 импульсов, а выход - с входом блока

19 управления, последовательно соединенных второго триггера 27, R-вход которого подключен к R-входу первого триггера 26, и элемента 28 2И-НЕ, выход которого соединен с S-входом первого триггера 26, элемента 29 4И, каждый вход которого соединен с вы95 Ф ходом одного из элементов 13 3И пер

soro блока 9 промежуточной памяти, последовательно соединенных второго элемента 30 4И, вход которого связан с инверсным выходом первого тригге" ра 26, и индикатора 31, третьего формирователя 32 импульсов, выход которого связан с вторым входом первого элемента 22 2И, последовательно сое-, диненных третьего элемента 33 2И, входы которого подключены соответственно к выходу второго формирователя

23 импульсов и инверсному выходу второго триггера 27, второго инвертора

34, элемента 35 3И и второго индикатора 36, элемента 37 4И-НЕ, каждый вход которого соединен с вь1ходом одного из элементов 18 3И второго блока 14 промежуточной памяти, а выход — с S-входом второго триггера 27, вторые входы элементов 13 и 18 и 35

3И и второго элемента 30 4И соединены с выходом блока 19 управления, третий ,вход элемента 35 3И блока 20 формирования сигнала связан с инверсным выходом второго триггера 27, выход второго инвертора 34 подключен к третьим входам элементов 18 3И второго блока 14 промежуточной памяти, управляющие входы аналоговых ключей 15 которого связаны с выходом третьего элемента 33 2И, третий вход второго элемента 30 4И, второй вход второго элемента 24 2И и вход третьего формирователя 32 импульсов связан с первым входом элемента 28 2И-НЕ, второй вход которого подключен к выходу первого элемента 29 4И, а четвертый вход второго элемента 30 4И связан с выходом первого инвертора 25. Вторые входы синхронных детекторов 5 связаны с выходами генератора опорных сигналов (на чертеже не показан), а управляющие входы аналоговых ключей 7 блока 6 памяти - с вторым выходом блока 19 управления.

Устройство работает следующим образом.

Колебания опор станка (на чертеже не показан), пропорциональные дисбалансу ротора (на чертеже не показан), воспринимаются и преобразуются в электрический сигнал датчиками 2 дисбаланса, расположенными в блоке 1 измерения. Так как блок 1 измерения содержит два идентичных канала, то ! рассмотрим работу одного из них, например левого. Сигналы датчика 2 дисбаланса пос1упают на входы сум54695 сначала должна быть передана инфор5 . мация из первого блока 9 промежужуточной памяти.

50 с>

7 10 маторов 3 схемы разделения плоскостей коррекции, с помощью которых сигналы датчиков 2 приводятся к заданным плоскостям коррекции. Приве-: денный сигнал с выхода сумматора 3 поступает на вход усилителя 4 сигнала датчика 2 дисбаланса, затем на входы синхронных детекторов 5, управляемых от генератора опорных сиг- налов. На выходе синхронных детекторов 5 получаем постоянные напряжения, пропорциональные проекциям вектора дисбаланса на заданные оси коррекции, Эти напряжения через аналоговый ключ поступают на вход запоминающего блока 8, После окончания измерения ко" мандой из блока 19 управления закрывается аналоговый ключ 7 и вся информация о дисбалансе ротора хранится в запоминающих блоках 8. В высокопроизводительных автоматах для балансировки роторов в двух плоскостях коррекции имеется обычно одна измерительная и две корректирующие позиции (одна для левой плоскости коррекции, а вторая - для правой), и на автомате одновременно находятся три ротора (по одному ротору на каждой иэ позиций), причем у одного из них дисбаланс измеряется, а у двух других - корректируется. При этом информация о дисбалансе ротора привязывается к положению ротора на автомате: если ротор находится на измерительной позиции, то информация о его дисбалансе находится в запоминающих блоках 8 блока 6 памяти . (nocne окончания цикла измерения).

При перемещении ротора с измерительной позиции на первую корректирующую позицию информация о его дисбалансе должна также передвинуться в запоминающие блоки 11 блока 9 промежуточной памяти и храниться там до окончания коррекции дисбаланса в одной из плоскостей коррекции этого ротора. Эта информация используется для отсчета перемещений корректирующих головок в данной плоскости коррекции. Затем ротор перемещается с первой корректирующей позиции на вторую для коррекции дисбаланса в другой плоскости коррекции (на чертеже не показаны) ° При этом информация о его дисбалансе должна также передвинуться в запоминающие блоки 16 второго блока 14 промежуточной памяти и храниться там до окончания коррекции дисбаланса во второй плоскости.

4О

Порядок перемещения информации1 обычный для устройств с последовательной передачей информации, т,е. точной памяти во второй блок 14 промежуточной памяти, а затем из блока 6 памяти - s первый блок 9 проме.

Задача передачи информации решается следующим образом. При постунле нии команды из блока 19 управления на разрешение передачи информации на вход формирователя 21 импульсов приходит сигнал, и на его выходе формируется отрицательный импульс, длительность которого должна быть больше времени установления триггеров 26 и 27 в нулевое состояние. Импульс с выхода формирователя 21 поступает на й-входы триггеров 26 и 27 и устанавливает их в нулевое состояние. Одновременно этот импульс поступает через логический элемент

22 2И на вход второго формирователя

23 импульсов, который формирует импульс передачи информации, длительность которого выбирается по постоянной времени запоминающих блоков 11 и 16. Второй формирователь 23 импульсов запускается по переднему фронту отрицательного импульса и формирует импульс определенной длительности. Этот импульс поступает на riepвые входы элементов 24 и 33 2И. На второй вход элемента 33 2И поступает высокий уровень напряжения в инверсного выхода триггера 27, а на второй вход элемента 24 2И - низкий уровень напряжения с прямого выхода триггера 27. Таким образом, импульс положи"

- тельной полярности, формируемый вторым формирователем 23 импульсов, проходит через элемент 33 2И на управляющие входы аналоговых ключей 15 блока 14 промежуточной памяти и от" крывает их, тем самым разрешая передачу информации из запоминающих блоков 11 первого блока 9 промежуточной памяти в запоминающие блоки 16 второго блока 14 промежуточной памяти.

Время передачи определяется длительностью выходного импульса второго формирователя 23 импульсов.

В момент времени, когда значения напряжений на входах аналоговых ключей 15 и на выходах соответствующих запоминающих блоков 16 сравниваются или их разность не превышает значе10546 ний уровней компараторов 17, на выходах последних сформируются высокие уровни напряжения. Порог срабатывания компаратора 17 от нуля (за нуль принимается разность двух сравниваемых и одинаковых по величине напряжений wa входе компаратора 17)

s обе стороны настраивается одинаковым и выбирается по величине разрешенной ошибки в передаче информа- 1о ции, Сигналы с выходов компараторов

17 поступают на входы соответствующих элементов 18 3И, Так как вторь1е входы логических элементов 18 3И соединены с выходом блока 19 управления, 15 а третьи - через инвертор 34 и элемент 33 2И с выходом второго формиро-, вателя 23 импульсов, то в момент перезаписи информации из первого блока 9 промежуточной памяти во второй 20 блок 14 промежуточной памяти на выходах элементов 18 3И сформируются сиг-, налы, соответствующие состоянию выходов компараторов 17. Эти сигналы поступают на входы элемента 37 4И-НЕ. 25

При наличии одновременно на всех входах элемента 37 4И-НЕ высоких уровней на его выходе формируется низкий уровень, который поступает на 5-вход

° триггера 27 и устанавливает его в единичное состояние. С прямого выхо" да триггера 27 на вход третьего формирователя 32 импульсов поступает команда об окончании передачи информации из первого блока 9 промежуточной памяти во второй блок 14 промежуточной памяти. Если хотя бы в од.ной из цепей за время перезаписи не происходит полной передачи информации, то на выходе элемента 37 4И-HE 40 не включается низкий уровень и треггер 27 не переключается в единичное состояние. На всех трех входах элемента 35 3И высокие уровни. На его выходе включается высокий уровень напряжения, который включает индикатор 36, сигнализирующий о сбое при передаче информации из первого блока 9 промежуточной памяти во второй блок 14 промежуточной памяти.

Если сбоя при передаче информации не произошло, т.е. информация в блок 14 промежуточной памяти приняТа полностью, то триггер 27 переключается в единичное состояние и на входы третьего формирователя 32 импульсов

55 и элемента 24 2И с прямого выхода триггера 27 поступает высокий уровень. На выходе третьего формирова95 10 теля 32 импульсов формируется отрицательный импульс, который, пройдя через элемент 22 2И, поступает на вход второго формирователя 23 импульсов, который вновь формирует импульс передачи информации, поступающий через элемент 24 2И на уп" равляющие входы аналоговых ключей

10 первого блока 9 промежуточной па- . мяти. Аналоговые ключи 10 открываются, тем самым разрешая передачу информации из блока 6 памяти в запоминающие блоки 11 перевого блока 9 промежуточной памяти. В момент времени, когда значения напряжений на входах аналоговых ключей 10 и на выходах соответствующих блоков 1i cpasниваются или их разность не превышает значений уровней срабатывания компараторов 12, на выходах последних сформируются высокие уровни напряже- . ния. Сигналы с выходов компараторов

12 поступают на входы соответствующих логических элементов 13 3И. Так как вторые входы логических элементов 13 3И соединены с выходом блока

19 управления, а третьи - через инвертор 25 и элемент 24 2И с выходом второго формирователя 23 импульсов; то в момент перезаписи информации из блока 6 памяти в первый блок 9 промежуточной памяти на выходах элементов 13 3И сформируются сигналы, соответствующие состоянию выходов компараторов 12. Эти сигналы поступают на входы второго элемента 29 4И. При наличии на всех входах второго элемента 29 4И высоких уровней, на его выходе формируется высокий уровень, который поступает на вход элемента

28 2И-НЕ, низкий уровень с выхода которого поступая на S-вход триггера 26 и устанавливает его в единичное состояние. С прямого выхода триггера 26 в блок 19 управления поступает команда об окончании передачи информации из блока 6 памяти в первый блок 9 промежуточной памяти. Если хотя бы в одной из цепей не происходит полной передачи информации, команда об окончании передачи информации в блок 19 управления не поступает, на выходе элемента 30 4И появляется высокий уровень, который включает второй триггер 27, сигнализирующий о сбое при передаче информации из блока 6 памяти

:в первый блок 9 промежуточной памяти., Il 3054695 l2

Таким образом, в соответствии ной памяти элементов, контролируюс перемещением балансируемого ротора юих полученную информацию, позволяло позициям автомата, устройство ет осуцествить диагностику неиспраВ," обеспечивает автоматический конт- ностей секций, что повышает точностЬ роль за передачей измеренных пара- g балансировки. 8 случае неполйой пере" метров дисбаланса из блока памяти дачи информации в блоки промежуточной в промежуточную память первой кор- памяти, оператору выдается световой, ректируецей позиции и из промежуточ- сигнал о неисправностях каждого из ной памяти первой корректирунпцей по- блоков промежуточной памяти, что созиции в промежуточную память второй 1о кратит время поиска неисправноскорректирующей позиции. Наличие в тей в процессе эксплуатации уст каждой из цепей; блоков промежуточ- ройства.

ВНИИПИ Заказ 9092/47

Тираж 873

Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4