Устройство для аппаратурной трансляции

 

УСТРОЙСТВО ДЛЯ АППАРАТУРНОЙ TPAHCJШЩIИ, содержащее шесть элементов Н, элемент ШШ, регистры символа, регистр выдачи, блок памяти , схему сравнения, два регистра адреса , дешифратор кода пробела, два триггера, генератор прямоугольных импульсов, четыре элемента задержки и дешифратор, причем вход запис у информационные входы и информационные выходы блока памяти подключены соответственно к первому входу синхроимпульсов устройства, к первой группе информационных входов устройства и к первой группе входов регистра выдачи, выходы и вторая группа входов которого соединены соответственно с выходами устройства и с выходами регистров символа, информационные входы которых подключены к второй группе информационных входов устройства, входы и выходы дешифратора соединены соответственно с выходами первого регистра адреса и с управляющими входами регистров символа , выходы которых подключены к первой группе информационных входов схемы сравнения, вторая группа информационных входов которой соединена с информационными выходами блока памяти, информационнпе входы первого и второго регистров адреса подключены к информационным выходам блока памяти, адресные входы которого соединены с выходами второго регистра адреса, вторая группа информационных входов устройства подключена к входам дешифратора кода пробела , выход которого соединен с первым входом первого триггера и с первым входом генератора прямоугольных импульсов, выход которого подключен S (Л к входу считывания блока памяти и через первый элемент задержки - к входу второго элемента задержки и к первым входам первого и второго элементовИ , выход первого элемента И соединен с вторым входом генератора пряйоуголь ных импульсов, с первыми управляющими входами приема первого регистра адреса и регистра выдачи, выход второго элемента И подключен к управляющему входу схемы сравнения, первый выход которой соединён с вторым управляющим входом приема первого регистра адреса, вход установки исходного состояния устройства подключен к установочным входам первого и второго триггеров и к первому входу элемента lUBI, второй вход синхроимпульсов устройства соединен с вторым входом первого триггера и с первыми входами третьего и.четвертого элементов И, первый и второй выходы условий блока памяти подключены .соответственно к первому входу второго триггера и к первому входу

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (!9! (11!

g(g(! (i 06 F 15/38! М

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 } 3500457/18-24 (22) 14.07.82 (46) 23. 11.83. Вюл. № 43 (72) В.И.Потапов, В.Ф.Нестерук, С.Я.Ионин, В.Т.Шевчук и С.С.Ефимов (7l) Омское специальное конструкторское бюро Научно-производственного объединения "Нефтехимавтоматика" и Омский политехнический институт (53) 681 325.22(088 8) (56) 1. Авторское свидетельство СССР

¹ 631931, кл. С 06 Г15/38, 1976.

2. Авторское свидетельство СССР по заявке ¹ 3292104/)8-24, кл. 0 06 F 15/38, 198 1. (54)(57) УСТРОЙСТВО Д!1Я АППАРАТУРНОЙ ТРА11С31ЯЦИИ, содержащее шесть элементов И, элемент ИЛИ, регистры символа, регистр выдачи, блок памяти, схему сравнения, два регистра адреса, дешифратор кода пробела, два триггера, генератор прямоугольных импульсов, четыре элемента задержки и дешифратор, причем вход записи информационные входы и информационные выходы блока памяти подключены соответственно к первому входу синхроимпульсов устройства, к первой группе информационных входов устройства и к первой группе входов регистра выдачи, выходы и вторая группа входов которого соединены соответственно с выходами устройства и с выходами регистров символа,.информационные входы которых подключены к второй группе информационных входов устройства, входы и выходы дешифратора соединены соответственно с выходами первого регистра адреса и с управляющими входами регистров символа, выходы которых подключены к первой группе информационных входов схемы сравнения, вторая группа информационных входов которой соединена с информационнымн выходами блока памяти, информационнше входы первого и второго регистров адреса подключены к информационным выходам блока памяти, адресные входы которого соединены с выходами второго регистра адреса, вторая группа информационных входов устройства подключена к входам дешифратора кода пробела, выход которого соединен с первым входом первого триггера и с первым входом генератора прямоугольных импульсов, выход которого подключен к. входу считывания блока памяти и через первый элемент задержки — к входу второго элемента задержки и к первым входам первого и второго элементов.

И, выход первого элемента jl соединен . с вторым входом генератора прямоуголь ных импульсов, с первыми управляющими входами приема первого регистра адреса и регистра выдачи, выход второго элемента И подключен к управлявщему входу схемы сравнения, первый выход которой соединен с вторым управляющим входом приема первого регистра адреса, вход установки исходного состояния устройства подключен к установочным входам первого и второго триггеров и к первому входу элемента ИЛИ, второй вход син— хроимпульсов устройства соединен с вторым входом первого триггера и с первыми входами третьего и четвертого элементов И, первый и второй вы— ходы условий блока памяти подключены соответственно к первому входу второго триггера и к первому входу

f 056210 пятого элемента И, первый вход синхроимпульсов устройства через третий элемент задержки соединен с первым счетным входом второго регистра ад реса, инверсный .выход первого триггера подключен к второму входу четвертого элемента И, прямой выход— к второму входу третьго элемента И и к выходу выбора приема-выдачи регистров символа, второй вход второго триггера и вход управления выдачей регистра выдачи соединены с выходом шестого элемента И, прямой выход второго триггера подключен к первому входу шестого элемента И и к вторым входам первого и пятого элементов И, инверсный выход второго триггера соединен с вторым входом второго элемента И, выход второго элемента задержки подключен к третьему входу пятого элемента И и через четвертый элемент задержки к второму входу шестого элемента И, выход третьего элемента И соединен со счетным входом первого регистра ад1

Изобретение относится к вычислительной технике и предназначено для преобразования кодов с одного языка на другой.

Известно устройство для преобразования кодов с одного языка на другой, содержащее регистр приема, входы которого через группу элементов

И соединены с входами устройства, а выходы через блок кодирования адре- 10 са подключены к адресным входам блока памяти, выходы которого через ре- ю гистр выдачи соединены с выходами устройства, содержащее также два элемента И и дополнительный разряд в ре- 1 гистре выдачи, причем единичный и нулевой выходы дополнительного разряда регистра выдачи подключены соответственно к первым входам первого и второго элементов И, вторые входи которых соединены с управляющим входом устройства, выход первого элемента И соединен со счетным входом регистра приема, выход второго элемента И подключен к управ- д ляющим входам группы элементов И, реса выход четвертого элемента И подключен к второму входу элемента

ИЛИ, выход которого соединен с установочными входами первого и второго регистров адреса, выход пятого элемента И подключен к второму управляющему входу приема регистра выдачи, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет выявления ° недопустимых входных конструкций, в него введены третий триггер и седьмой элемент И, причем входы и выход седьмого элемента И соединены соответственно с выходами второго регистра адреса и с информационным входом третьего триггера, установочный вход и прямой выход которого подключены соответственно к выходу элемента ШЯ и к выходу индикации ошибки, второй вы" ход смены сравнения соединен с управляющим входом приема второго регистра адреса, первый выход схемы сравнения соединен с вторым счетным входом второго регистра адреса.

3 вход дополыительного разряда регистра выдачи соединен с управляющим выходом блока памяти jl) .

Недостатками данного технического решения являются зависимость аппаратурной реализации блока кодирования адреса от используемых языков, а также невозможность выявления недопустимых входных конструкций, так как из логики работы устройства следует, что каждому входному двоичному коду всегда будет соответствовать двоичный код выходного языка.

Наиболее близким по технической сущности к изобретению является устройство для аппаратурной трансляции, содержащее шесть элементов И, элемент ИЛИ, регистры символа, регистр выдачи, блок памяти, схему сравнения, два регистра адреса, дешифратор кода пробела, два триггера, генератор прямоугольных импульсов, четыре элемен"та задержки и дешифратор, причем вход за-. писи, информационные входы и информаци-онные выходы блока памяти подключены, 1056210 соответственно к первому входу синхроимпульсов устройства, к первой, группе информационных входов устройства и к первой группе входов регистра выдачи, выходы и вторая группа входов которого соединены соответственно с выходами устройства и с выходами регистров символа, информационные входы которых .подкЛючены к второй группе информационных входон 10 устройства, входы и выходы дешифратора соединены соответственно с вы,ходами первого регистра адреса и с управляющими входами регистров символа, выходы которых подключены к первой группе входов схемы сравнения, вторая группа входов которой соединена с информационными выходами блока памяти, информационные входы первого и второго регистров адреса подключены к информационным выходам блока памяти, адресные входы которого соединены с выходами второго регистра адреса, вторая группа информационных входов устройства под- 25 ключена -; входам дешифратора кода пробела, выход которого соединен с первым входом первого триггера и с первым входом генератора прямоугольных импульсов BbKop KQTopo 1 o lloyd g0 ключен к входу считывания блока памяти и через первый элемент задержки к входу второго элемента задержки и к первым входам первого и второго элементов Ц, выход первого элемента

И соединен с вторым входом генератора прямоугольных импульсов, с первыми управляющими входами приема пер ного регистра адреса и регистра выдачи., выход второго элемента И под40 ключен к управляющему входу схемы сравнения, первый выход которой соединен с первым счетным входом второго регистра адреса, второй выход соединен с управляющим входом приема вто рого регистра адреса и с вторым уп45 равляющим входом приема первого регистра адреса, вход установки исходного состояния устройства подключен к установочным входам первого и второго триггеров и к первому входу элемента ШП1, второй вход синхроимпульсов устройства соединен с вторым входом первого триггера и с перными входами третьего и четвертого элемента И, первый и второй выходы ус- 55 ловий блока памяти подключены соответственно к первому входу второго триггера и к первому входу пятого элемента И, первый вход синхроимпульсов устройства через третий элемент задержки соединен с вторым счетньач входом второго регистра адреса, первый выход перного триггера подключен

11 второму входу четвертого элемента

И, второй выход — к второму входу третьего элемента И и к входу выбора приема-выдачи регистров символа, второй вход второго триггера и вход управления выдачей регистра выдачи соединены с выходом шестого элемента И, первый выход второго триггера подключен к первому входу шестого элемента И и к вторым входам первого и пятого элементов И, второй выход второго триггера соедийен с вторым входом второго элемента И, выход второго элемента задержки подключен к третьему входу пятого элемента И и через четвертый элемент задержки к второму входу шестого элемента И, выход третьего элемента И соединен со счетным входом первого . регистра адреса, выход четвертого элемента И подключен к второму входу элемента 1ШИ, выход которого соединен с установочными нходами первого и второго регистров адреса, выход пятого элемента И подключен к второму управляющему входу приема регистра выдачи (2) .

Данное устройство устраняет первый недостаток устройства для преобразования кодов с одного языка на другой, однако оно также не обладает функцией выявления недопустимых входных конструкций. Недопустимые входные конструкции могут иметь место либо при передаче входной информации по линиям связи, либо из-за сбоев передающего оборудования, либо из-за ошибок программиста (что наиболее вероятно) . Последний тип ошибок связан с попытками неверного использования символических команд входного языка (например, попытка выполнить недопустимую пересылку), с неточным знанием мнемоники либо просто с описками.

Целью изобретения является расширение функциональных нозможностей устройства путем выявления хедопустимых входных конструкций, Поставленная цель достигается тем, что в устройство, содержащее шесть элементов И, элемент 1Ш11, регистры символа, регистр выдачи, блок памяти схему сравнения, два регистра адреса, !

0562!О дешифратор кода пробел», дв;1 триггера, генератор прямоугольных импульсов, четыре элемента з»держки и дешиф ратор причеM вход з»ииси информ»ци онные входы и информационные выходы 5 блока памяти подключены соответственно к первому входу синхроимиульсов устройства, к первой группе информационных входов устройства и к первой группе входов регистра выдачи, выходы и Вторая группа входов которого соединены соответственно с выходами устройства и с выходами регистров символа, информационные входы которых подключены к второй группе ин- 15 формационных входов устройства, входы и выходы дешифратора соединены соответственно с выходами первого регистра адреса и с управляющими входами регистров символа, выходы кото- 2(} рых подключены к первой группе информационных входов схемы сравнения, вторая группа информационных входов которой соединена с информационными выходами блока памяти, информацион- 25 ные входы первого и второго регистров адреса подключены к информационным выходам блока памяти, адресные входы которого соединены с выходами второго регистра адреса, вторая груп- З0 па информационных входов устройства подключена к входам дешифратора кода пробела, выход которого соединен с первым входом первого триггера и с первым входом генератора ирямоуголь35 ных импульсов, выход которого подключен к входу считывания блока памяти и через первый элемент задержки — к входу второго элемента задержки и к первым входам первого и второго элементов И, выход первого элемента И соединен с вторым входом генератора прямоугольных импульсов, с первыми управляющими входами приема первого регистра адреса и регистра выдачи", 45 выход второго элемента И подключен к управляющему входу схемы сравнения, первый выход которой соединен с вторым управляющим входом приема перного регистра адреса, вход установки исходного состояния устройства иод50 ключен к устаноно иным входам первого и второго триггеров и к первому входу элемента KIH, второй вход синхроимпульсов устройства соединен с вторым входом первого триггера и с первыми входами третьего и четвертого элементов И, первый и второй выходы условий блока памяти подключены соотве".ствеино к первому входу второго триггер» и к первому входу пятого элемента И, первый вход синхроимпуль со» устройства через третий элемент задержки соединен с первым счетным

/входом второго регистра адреса, первый выход первого триггера подключен к второму входу четвертого элемента И, ! второй выход — к второму входу третьего элемента И и к входу выбора приема-выдачи ре гистров символа, вто. рой вход второго триггера и вход управления выдачей регистра выдачи соединены с выходом шестого элемента И; первый выход второго триггера подключен к первому входу шестого элемента

И и к вторым входам первого и пятого элементов И, второй выход второго ,триггера соединен с вторым входом второго элемента И, выход второго элемента задержки подключен к третьему входу пятого элемента И и через четвертый элемент задержки к второму входу шестого элемента И, выход третьего элемента И соединен са счетным входом первого регистра адреса, выход четвертого элемента И подключен к второму входу элемента ИЛИ, выход которого соединен с установочными входами первого и второго регистров адреса, выход пятого элемента И подключен к второму управляющему входу приема регистра выдачи, введены третий триггер и седьмой элемент И, причем входы и выход седьмого элемента

И соединены соответственно с выходами второго регистра адреса и с информационным входом третьего триггера, установочный вход и выход которого подключены соответственно к выходу элемента ИлИ н к выходу инI дикации ошибки, второй выход схемы сравнения соединен с управляющим вхо дом приема второго регистра адреса, первый выход схемы сравнения соединен с вторым счетным входом второго регистра адреса °

На фиг. la и !б изображена схема устройства; на фиг. 2 — формат заполнения ячеек блока памяти, соответствующих тактам поиска слова Bbl ходного языка; на фиг. 3 — формат заполнения ячеек блока памяти, хранящих информацию о формировании двоичного кода слова выходного языка; на фиг, 4 — фрагмент графа, построенного на основе символического

) 056210 языка микропроцессора серии К 584

ИК 1.

В состав схемы устройатна входят группа регистров 1 приема, выполненная в виде набора регистров 2 снм- 5 вола, связи 3 и 4 устройства, входы

5 схемы 6 сравнения, входы 7 регистра 8. иылачи,дешифратор 9,регистр 10 ад-реса, блок ll памяти, связь 12, нходы 13 регистра 8, информационные входы 14 регистра.10, информационные входы 15 регистра 16 адреса, входы 17 схемы 6 сравнения, связи 18 и 19, входы 20 и 21 схемы 6 сравнения, управляющий вход 22 и счетный 15 вход 23 регистра 16, управляющий вход

24 регистра 10, связь 25, связи 2632 устройства, информационные входы, 33 устройства, связи 34 и 35, триг геры 36 и 37, дешифратор 38 кода про- 20 бела, элементы 39-42 задержки, генератор 43 прямоугольных импуль- .сов, элементы И 44-49, инфор- > .мационный вход 50, вход 51 синхроимпульсов, элемент ИЛИ 52, вход 25

53 установки исходного состояния, вход 54 синхроимпульсов, элемент

И 55, триггер 56, выход 57 устройства.

Перед началом работы в блок ll памяти заносится информация, позволяющая установить взаимно-однозначное соответствие между входами входного и выходногб языка. Для этого íà основе анализа конструкций входного языка, представленных в символичес-, ком виде, строится граф древовидной структуры, в узлах которого находятся отдельные символы входного языка, 40 а связи между узлами (ветни графа) указывают на симнолыт являющиеся соседними в символическом коде конструкции. В конечных узлах графа(листья) помещается двоичный код выходного

1 языка, соответствующий одной иэ конструкций входного языка.

Но данному графу составляется карта заполнения блока 11 памяти в соответствии с форматами представления информации в.отдельных его ячейках фиг.2 и 3) . Признак нставки устанавливается равным единице, если н двоичный код выходного языка требуется вставить несколько разрядов двоичного кода входного языка.

При трансляции символических языков микропроцессоров н этом нередко возникает необходимость, так как н символических кодах микрокоманд данных языков присутствует номер используемого регистра микропроцессора, В известном устройстве н случае совпадения двоичного кода символа входного языка из группы регистров

1 с двоичным кодом, поступающим на вход 17 схемы сравнения 6 (1-е поле формата на фиг. 2},, устанавливается новый адрес перехода в блоке 11 памяти и новое значение номера регистра символа (на фиг.2 соответственно второе и третье поле) . При несовпадении номер регистра символа не изменяется, а адрес перехода s блоке памяти увеличивается на единицу.

В предлагаемом устройстве вследствие введенных конструктивных изме нений в случае совпадения также устанавливается новое значение регистра символа, указанное н третьем поле (фиг.2), однако ад">ес перехода, будет на единицу больше предыдущего, !

В случае же несовпадения номер регистра символа остается без изменения а адрес перехода в блоке памяти совпадает со значением второго поля йа фиг.2. Это позволяет после перебора всех допустимых значений содержимого регистра символа выполнить переход на какой-то фиксированный адрес, значение которого на выходе второго регистра 16 адреса будет говорить о наличии запрещенной комбинации в группе 1 регистрон. В предлагаемом устройстве н качестве такого, адреса выбран 1...1, распознанаемый, элементом И 55.

Рассмотрим фрагмент графа, построенного на основе символического языка микропроцессора серии K 584

ИК 1 (фиг.4). B соответствии с данным графом карта заполнения блока 11 памяти примет вид, приведенный н таблице.

10562!0

Признак формата сим01001

11100!О

0001 (р) (9) 0

1110010

00110

0010 (2) ! 110010

00100

0011 (3) ХХХХ

1111!

0111101 (31) 0000

000 рр=111 х

0010

0011 1

11 111 11 (2) 0111101

11111

ХХХХ (3 1) 001

0001

011 00

0011

1111011 (3) (12) ХХХХ

1111!

111101 1 (31) 000

OI0l

I1 I 11 (3 1) д символа

|ка (двои диого сло

000111010 (РРР=Ш13х) 011011010

111110ХХХ (РК=ШЬх) 011111010 (Ill!3=llIBx+ P P)

1110010

Адрес перехода памяти (прианак вставки) (a)

000

3 05!.210

Продолжение таблппы

l 3 30030

01331

ХХХХ (151

ХХХХ

11 10110.1 О (ЕЕЕВ=РМ

0100000

000

ХХХХ

31111

15 (пробел) (3 31

0I001l000 (3:333=3 3 ) 16

000

XXXX

Коды символов в данной таблице представлены в коде КОИ-7. Карта памяти содержит столько ячеек, заполненных в соответствии с вторым форматом (фиг.3), сколько имеется листьев у дерева (т.е. количеству конструкций входного языка). Символом Х в таблице обозначены биты, значение которык является безразличным. Символом К обозначен номер регистра микропроцессора, участвующего в микрокоманде РК=ЕЕЕВХ. Двоичный код номера этого регистра вставляется в код микрокоманды (333330XXX), При трансля35 ции микрокоманды выбор маршрута движения по дереву определяется путем анализа символов, расположенных после ветвящихся узлов (сопоставьте граф на фиг ° 4 и второй столбец.в

40 таблице) .

Перед началом работы в блоке 11 памяти должна находиться информация, позволяющая установить взаимно-однозначное соответствие между словами и выбранных входного и выходного

45 языков, Блок ll памяти может быть реализован в виде постоянного или программируемого запоминающего устройства. В первом случае подготовка устройства к работе заключается в установк" платы иэ некоторого набора плат, каждая из которых ориентирована на определенную пару входного и выходного языков. Но втором случае выполняется ."аполнение блока 11 па- 55 мяти с входов 33.

В первом такте работы по связи 4 устанавливается уровень напряжения, соответствующий режиму приема кода, а по связи 3 поступает код первого символа конструкции входного языка.

Во втором такте сигналом связи 25 обнуляется регистр 10 адреса, в результате чего на верхнем выходе дешифратора 9 формируется импульс, по которому производится запись кода символа в верхний регистр 2 символа.

Затем устройство снова переходит к первому такту работы. При этом информация, поступающая по связи 4-, не изменяется, а по связи 3 поступает код следующего символа конструкции входного языка.

В следующем (втором) такте иа счетный вход 2Ь регистра 10 адреса поступает сигнал, результатом которого является увеличение содержимого регистра адреса на единицу и появление сигнала управления приемом на втором сверху выходе дешифратора 9, По данному сигналу принимается код второго символа конструкции во второй сверху регистр 2 символа.

В дальнейшем первый и второй такты чередуются до тех пор, пока не будет записана вся конструкция в регистры 2. Последним символом конструкции должен быть пробел, и режим приема должен измениться на режим выдачи (инверсия сигнала по связи 4).

В третьем такте .сигналом по связи 25 содержимое адресных регистров

30 и 16 обнуляется.

В четвертом такте по связи 12 поступает сигнал, по которому из ячей10562!0

14 кк блока 11 памяти, адрес которой задан садержиггым регистра 16 адреса, выдается кад, определяющий работу остальных узлов устройства. В этом же такте кз регистра 2 символа, адрес которого задан содержимым регистра 10 адреса, на вход 5 схемы

6 сравнения поступает код символа конструкции эхОднОГО языка, В и :ToI-I такте если крайний правый ра"-ряд (фкг. 2) выходного кода блока 11 памяти равен нулю, чта индуцирует соответствующий сигнал, поступающий па связи 18, выполняются следующие действия. lo связи 28 на вход управления схемой сравнения поступает сигнал после кОТОрОГО ня одном кз выходов 20 ыли 21 схемы сравнения появляется сигнал. Если коды символов кз блока ll памяти и регистров 2, паступягощке соответственна на входы 17 к 5 вхемы сравнения, не совпадают, то с ее выхода 21 на вход 23 регистра 16 адреса поступает сигнал, па которому в него с входов .)5 принимается кад адреса перехода в блоке памяти. Если же коды символов соьпядяют, та скгнсл появляется на выходе 20 схемы сравнения, По данноггу скгггалу, паступагощему на счетный вход 22 регистра 16 ядресамк. вход

24 регистра 10 адреса, содержимое регистра )6 адреса увеличивается ня единицу, а 8 регкстр 10 адреса с вхадаэ )4 принимается номер ачереднога регистра символа. В том же

T-ÿIITå выход 57 триггера 56 устанавливается в единичное состояние (приз. нак наличия в группе l регистров недопустимой вхаднoгг кодовой комбинации) еслк на вхОд элемента И 55 с выходов регистра )6 ьдреся ПОступяет код !...1. На этом пятый такт заканчивается и устройство переходит к четвертому такту работы, Если крайний правый разряд выходного кода блока 1 памяти равен единице (что индицкруется на связи 18 логических условий), та в пятом такте в соответствии с сигналом, поступающим на вход управления приемом, в регистр 8 выцачк с входов 13 принимается код слава выходного языка..

Одновременна па связи 27 в регистр

10 адреса поступает тактирующий сиг3 нал, к номер регистра символа при,нимается с ьхадоэ 14 в регистр 10 адреса, В следующем (шестом) такте, если на связи 19 логических условий единица (признак вставки иа фиг.3), па связи 30 поступает сигнал, па которому в регистр 8 выдачи принимается вставляемый код, поступивший на выход регистров 2, В противном случае устройство сразу переходит к седьмому такту работы.

В седьмом такте по связи 31 поступает сигнал и содержимое регистра

8 (двоичный код слова выходного языка) поступает на выход 32 устройства.

На этом цикл работы устройства заканчивается„ управляющие и синхронизкрующие сигналы формируются следующим образом, При включении устройства на вход, 53 поступает сигнал начальной установки, устанавливающий триггеры 36 к 37 в н тлевое состояние и поступаюшкй через элемент ИЛИ 52 для установки в

I ноль регистра 16 адреса. Затем производится запись информации в блок li памяти, Источником информации на входы 33 и 54 может служить, например, стандартный интерфейс вычислительной машины типа 2К. На входы 33 блока 11 памяти сначала поступает пер. эае слово для записи в нулевую ячей.ку памяти, адрес которой установлен э регистре 16 адреса. Сопровождающий данное слово сигнал па входу 54 поступает на вход элемента 39 задержки и в блок. 11 памяти, в результате чего происходит прием слова э соответствующую ячейку памяти, После этого ня счетном входе регистра 16 появляется сигнал с выхода элемента 39 задержки и значение адреса увеличивается на единицу, В следующем тяк-! те поступает следующее слово по входам 33 и сспроваждающий синхраигпульс по входу 54, Аналогичным образом выполняется запись этого слова в блок 1! памяти и увеличение значения адреса на единицу и т.д. до тех пор пока не будет заполнен блок )1 памяти. После этого устройство считается подготовленным к работе.

Процесс работы устройства состоит в,чередовании двух режимов: запись конструкции входного языка в регистр приема и трансляция, В первом режиме по входам 50 последовательна друг за другом поступают символы конструкции входного. языка, а по входу 51 — сопровождающие кх

l0S62lO синхроимпуль< t,l, !!< точником цпнпых сигналои может служить, например, пишущая машинка типа Консул или наборная клавиатура. По первому синхроимпульсу на входе 51 происходит, 5 запись символа в первый (верхний по фиг.1ц } регистр 2 символа следующим образом. Так как на инверсном выходе триггера 36 единица, то первый синхроимпульс через элемент И 45 10 и элемент ИЖ1 52 проходит по связи

25 установки нуля регистра 10 адреса и триггера 56. К моменту проявления импульса на выходе дешифратора 9 триг гер 36 переключается в единичное со- 15 стояние и по связи 4 устанавливается режим приема кода.

Таким образом, выполняется запись кода первого символа в верхний регистр 2 символа. Второй синхроим- 20 пульс с входа 51 проходит уже через элемент И 44, так как триггер 36 находится в состоянии "i" на другом выходе. В результате поступления сигнала по связи 26 на счетный вход ре- 25 гистра 10 адреса производится запись кода очередного символа в следующий регистр 2 символа, Все последующие символы обрабатываются аналогичным образом до тех пор, пока не поступит З0 код пробела, По коду пробела на выходе дешифратора 38 появляется сигнал, устанавливающий триггер 36 в инверсное состояние (что меняет уровень напряжения нй связи 4 выбора режима) и производящий запуск генератора 43 прямоупзльных импульсов. На этом режим приема конструкции входного языка заканчивается и устройство переходит к режиму трансляции. 40

В режиме трансляции вырабатываются последовательно пары импульсов на связь 12 для считывания слова из блока 11 памяти и связь 28 управления схемой 6 сравнения. Элементы И 46-48 45 заперты низким уровнем напряжения на . прямом выходе триггера 38, инверсный выход которого открывает элемент И 49.

1!ри поступлении единицы нп связи 18 (крайний правый разряд на фиг.3) триггер 37 переключается в единичное состояние, в результате чего элемент И 49 запирается, а элементы И 46 — .

48 отпираются. Импульс с элемента 40 задержки через элемент И 48 проходит на связь 29 для управления приемом информации с выхода блока 11 памяти в регистр 8 выдачи, а также на связь

27 для управления приемом в регистр

10 адреса. Кроме того, данный сигнал останавливает генератор 43 прямоугольных импульсов. Импульс с выхода элемента 41 задержки проходит по связи 30 управления приемом в регистр 8 выдачи по входу 7 в том случае, если на связи 19 логических условий есть признак вставки кода (единица), Импульс с выхода элемента 42 задержки через элемент И 46 поступает на связь 31 управления выдачей из регистра 8 на выход 32, а также на вход триггера 37 и переводит его в инверсное состояние. После этого устройство готово к приему следующей конструкции входного языка.

Если на выходе 57 индикации ошибки в конце режима трансляции высокий уровень напряжения, то это говорит пользователю о том, что введенная конструкция является недопустимой и результат трансляции ошибочный. Выход 57 индикации может быть подключен к тому же интерфейсу, что и выход 32 (аналогично тому, как добавляется бит контроля на четкость прн передаче информации ).

Предлагаемое устройство обладает функцией выявления недопустимых входных конструкций. Тем самым оно избавляет программиста от необходимости тратить время на контроль результатов трансляции и поиск возможных ошибок. В итоге экономится рабочее время программистов, ускоряется процесс разработки и отладки; программ.

1056210!

0562!О

Фиг.2

Редактор В.Иванова

Заказ 9308/43 Тираж 706.

ВН!ШП!! Государственного комитета СССР по делам изобретений.и открытий

113035, !!осква, Ж-35, Раушская наб., д. 4/5

Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4 д5ацчныд мЮ ан оюа

ЙИюга ююыка прес пере ада Heep peaucmpu

Июню па яти аглдаяа

Составитель А.) (еренов

Техред И. Тенер Корректор А. Зимокосов