Устройство для умножения в избыточной двоичной системе

 

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ В ИЗБЫТОЧНОИ ДВОИЧНОЙ СИСТЕМЕ, содержащее сдвигающий регистр, первый, второй и третий элементы И, первый, второй, третий, четвертый и пятый элементы ИЛИ, суммирующий блок, а также регистр множимого, регистр множителя и регистр суммы,.информационные выходы которых подключены соответствен но к первой, второй и третьей группам информационных входов суммирующего блока, первая группа информационных выходов которого соединена соответственно с инфо1жационныМи входами регистра суммы, тактовый вход которого соединен с тактовым1-шходом устройства и входом сдвига сдвигающего регистра , вход выдачи прямого кода которого соединен с выходом первого элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам первого и второго элементов И, первые входы которых соединены соответственно с первьми .входами множителя и множимого, отличающееся тем, что, с целью повышения быстродействия, в него введены второй регистр множителя, второй регистр множимого, первый, второй и третий элементы запрета, второй, третий-, четвертый и пятый элементы ИЛИ и регистр переносов, информационные выходы которого подг: ключены соответственно к четвертой группе информационных входов суммлрукщего блока, выходы переносов которого соединены соответственно с информационными входами регистра переносов , вход сдвига которого соединен с управляквдим входом приема такторегистра суммы и кода вым входсМ устройства,, первый вход множимого которого соединен с входом (О приема кода .первого регистра множимого , входом выдачи прямого кода первого регистра множителя, входом выдачи обратного кода в торого ре гистра множителя, с первым входом четвертого элемента ИЛИ, второй вход множимого устройства соединен с входом приема кода второго регистра СП множимого, входом выдачи обратного кода первого регистра множителя, вхоСО СП дом выдачи прямого кода второго регистра множителя, вторым входом четвертого элемента ИЛИ, -первый О) вход множителя соединен с входом 00 выдачи прямого кода первого регистра множимого, входом выдачи обратного кода второго регистра множимого , входом рриема кода первого регистра множителя, первым входом третьего элемента ИЛИ, второй вход множителя соединен с входом выдачи обратного кода первого регистра множимого, входом выдачи прямого кода второго регистра множимого, вхо. дом приема кода второго регистра,множителя , вторым входом третьего элемента ИЛИ, первого элемента ИЛИ соединен с инверснал входом

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ .РЕСПУБЛИК

3(5D .6 06 F 7 52

Г

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3393221/18-24 (22) 10. 02. 82 (46) 07.12.83. Бюл. Р 45 (72) В.И. Жабин, В. И.Корнейчук, В.В. Макаров и В.П. Тарасенко (71) Киевский ордена Ленина политехнический институт им. 50-летия Великой Октябрьской социалистической революции (53) 681.325(088.8) (56) 1. Патент Франции Р 2276634, кл. 0 06 F 7/39, опублик. 1979.

2. Патент Японии Р 51-27977, кл. G, 06 F 77//3399, опублик. 1977.

3. Авторское свидетельство СССР

Р 520588, кл. 4 06 F 7/52, 1975.

4. Авторское свидетельство СССР

9 603989, кл. 6 06 F 7/52, 1978 (прототип). (54) (57) 1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

В ИЗБЫТОЧНОЙ ДВОИЧНОЙ СИСТЕМЕ, содержащее сдвигакщий регистр, первый, второй и третий элементы И, первый, второй, третий, четвертый и пятый элементы ИЛИ, суммирукщий блок, а также регистр множимого, регистр множителя и регистр суммы,.информационные выходы которых подключены соответств е йно к первой, в торой и третьей группам информационных входов суммирукщего блока, первая группа информационных выходов которого соединена соответственно с информационныйи входами регистра суммы, тактовый вход которого соединен с тактовым жходом устройства и входом сдвига сдиигакщего регистра, вход выдачи прямого кода которого соединен с выходом первого элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам первого и второго элементов И, первые входы которых соединены соответственно с первыми входами множителя и множимого, о т л и ч а„„SU„„1059568 A юш е е с я тем, что, с целью повышения быстродействия, в него введены второй регистр множителя, второй регистр множимого, первый, второй и третий элементы запрета, второй, третий-, четвертый и пятый элементы ИЛИ и регистр переносов, информационные выходы которого под-. ключены соответственно к четвертой группе информационных входов суммжрунщего блока, выходы переносов которого соединены соответственно с информационными входами регистра пе. реносов, вход сдвига которого соединен с управлякщим входом приема кода регистра суммы и с тактовым входсМ устройства,.первый вход е множимого которого соединен с входом приема кода .первого регистра множимого, входом выдачи прямого кода первого регистра множителя, входом выдачи обратного кода второго регистра множителя, с первым входом четвертого элемента ИЛИ, второй вход les«L множимого устройства соединен с входом приема кода второго регистра множимого, входом выдачи обратного ЯД кода первого регистра множителя, вхо дом выдачи прямого кода второго регистра множителя, вторым входом Ql четвертого элемента ИЛИ, .первый вход множителя соединен с входом ©) выдачи прямого кода первого регист- Q0 ра множимого, входом вЫдачи обратного кода второго регистра множимого, входом приема кода первого регистра множителя, первьм входом третьего элемента ИЛИ, второй вход «ф» множителя соединен с входом выдачи обратного кода первого регистра множимого, входом выдачи прямого кода второго регистра множимого, эха дом приема кода второго регистра,множителя, вторым входом третьего элемента ИЛИ, ввод первого элемента

ИЛИ соединен с инверсным входом

1059568 первого элемента запрета, прямой вход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом третьего элемента ИЛИ и первым-информационным входом суммирующего блока, второй информационный вход которого соединен с вторым входом второго элемента

ИЛИ и выходом четвертого элемента

ИЛИ, выход первого элемента запрета соединен с третьим информационньж входом суммирукщего блока и с входом выцачи обратного кода сдвигающего регистра, прямые выходы которого соединены соответственно с информационными входами первых и вторых регистров множимого и множителя, прямые и обратные выходы регистра сдвига соединены соответственно с пятой группой информационных входов суммирующего блока,, шестая группа информационньж входов суммирующего блока соединена с ынф":=-:.=-.öèîííûìè .выходами второго регистра множимого, седьмая группа информационных входов суммирующего блока соединена с информационными выходами второго регистра множителя, входы регистра суммы соединены соответственно с выходами суммы суммирующего блока, выход старшего разряда суммы суммирующего блока соединен с прямым входом второго элемента запрета и инверсньж входом третьего элемента запрета, прямой вход которого соединен с вьжодом пятого элемента ИЛИ, первый и второй входы которого соединены соответственно с вторым и третьии старшими разрядами суммы суммирующего блока и первьж и вторьж. входами третьего элемента И, выход которого соединен

" инверстным входом второго элемента запрета, выходы второго и третьего элементов запрета соединены соответственно с выходами устройства, вход сдвига сдвигающего регистра соединен с тактовым входом устройства.

Изобретение. относится к вычислительной технике и может быть применено в цифровых вычислительных машинах и приборах для умножения чисел с фиксированной запятой, 5

Известны устройства для умножения, .предназначенные для умножения чисел с фиксированной запятой. В их состав входят регистры, сумматоры и схема

2. устройство по п.1, о т л и ч аю щ е е с я тем, что, суммирующий блок содержит первый, второй, третий четвертый и пятый сумматоры, причем первая, вторая и шестая группы информационных входов суммирующего блока подключены соответственно к входим первого сумматора, выходы суммы и переносов которого, соединены соответственно с первой и второй группами . входов второго сумматора, третья группа информационных входов которого соединена с выходами суммы третьего сумматора, первая, вторая и третья информационные группы входов которого соединены соответственно с третьей, пятой и седьмой группами информационных входов суммирующего блока, первый информационный вход которого соединен с первыми. входами пяти старших разрядов третьего сумматора и первым входом младшего разряда четвертого сумматора, третий информационный вход суммирующего блока соединен соответственно с вторыми входами пяти старших разрядов третьего сумматора и вторьм входом младшего разряда четвертого сумматора, второй информационный вход суммирукщего блока соединен соответ-, ственно с первыми входами пяти старших разрядов второго сумматора и первым входом младшего разряда второго сумматора,первая, вторая и третья группы .входов четвертого сумматора соединены соответственно с выходами суммы и переносов второго сумматора и выходами переносов третьего сумматора, выходы суммы и переносов четвертого сумматора соединены соответственно с п еeрpв оoй и второй группами информационных входов пятого сумматора, третья группа входов. которого соединена с четвертой группой информационных входов суммирующего блока, выходы суммы и переносов пятого сумматора соединены соответственно с выхода= ми суммы и переносов суммирующего блока.

2 управления:. B некоторых случаях для ускорения вычислений применяются матричные схемы,„ деревья сумматоров 1 и L2).

Однако укаэанные устройства об-ладают низким быстродействием в тех случаях, когда информация поступает на их входы последовательньм кодом начиная со старших разрядов.

1059568

Это не позволяет эффективно использовать устройства в системах управления процессами в реальном масштабе времени, когда информация поступает на вход устройства, например, с преобразователей аналог;код или цифровых измерительных приборов поразрядного уравновешивания.В этом случае в устройствах необходимо время для .накопления всех цифр операндов и общее время вычисления результата составляет 1 = а + t н а где и — время накопления операндов, э — время вычислений в устройстве.

На протяжении времени „нельзя формировать управляющее воздействие для исполнительного органа системы управления, так как информация о его величине отсутствует.

Известно также множительное ус тройство, которое позволяет совмещать процессы поразрядного ввода операндов (начиная со старших разрядов) с их обработкой. В его состав входят последовательно соединенные блоки суммирования, подключенные к их входам блоки умножения, блоки кодирования, блок декодирования и элемент задержки 3 j.

Однако данное устройство обладает малым быстродействием.

Наиболее близким техническим решением к предлагаемому является устройство, содержащее регистры множимого, множителя, суммы и сдвига, сумматор результата (суммирующий блок), элементы И и элементы ИЛИ, причем выходы регистров множимого, множителя и суммы подключены к входам сумматора результата, выходы которого подключены к входам регистра суммы. Входы первого и второго элементов И соединены с входами устройства, а выходы — с входами первого элемента ИЛИ, выход которого подключен к цепи прямого кода регистр сдвига. Второй элемент ИЛИ соединен с одним из входов сумматора результата. Управляющий вход устройства свя зан с управляющим входом регистра суммы и с цепью сдвига регистра сдвига. Кроме того, устройство содержйт блок. анализа разрядов, который может быть построен на основе двух элементов запрета, третьего элемента И и третьего элемента ИЛИ, Выход третьего элемента И связан с инверсным входом первого элемента запрета, а выход третьего элемента ИЛИ связан с прямым входом элемента запрета.

Выходы первого и второго элемента запрета подключены к выходам устройства Г4 g.

Недостатком известного устройства является невысокое быстродействие вследствие большого времени вычислений в каждом цикле.

Время цикла в устройстве составляет t = f. t + t где < (j = 1,2,3)—

2 3 j время выполнения j-го такта. Здесь и 1 равны времени суммирования в

1 2 (n+2)-разрядном сумматоре или С

Время, необходимое для выполнения третьего такта, равно времени сдвига на один разряд, 1 = . Тогда в

3 общем случае время, необходимое для выполнения цикла вычислений в устрой10 стве составляет ч *в

Пель изобретенйя — йовышение быстроде йс тв ия ус тройс тв а .

Поставленная цель достигается тем. что в устройство для умножения визбыточной двоичной системе, содержащее сдвигающий регистр, первый,второй и третий элементы И, первый второй, третий, четвертый и пятый элементы ИЛИ, сум>.ирующий блок, а также регистр

20 множимого, регистр множителя и регистр суммы, информационные выходы которых подключены соответственно к первой, второй и третьей группам информационных входов суммирукщего блока, первая группа информационных выходов которого соединена соответственно с инФормационными входами регистра суммы, тактовый вход которого соединен с тактовым входом уст30 ройства и входом сдвига сдвигающего регистра, вход выдачи прямого кода которого соединен с выходом первого элемента ИЛИ, первый и второй входы которого подключены соответ35 ственно к выходам первого и второго элементов И, первые входы которых соединены соответственно с первыми входами множителя и множимого, введены второй регистр множителя, вто40 Рой РегисTp множимого, первый, второй и третий элементы запрета, второй, третий, четвертый и пятый элементы ИЛИ и регистр переносов, информационные выходы которого подключены соответственно к четвертой

45 группе информационных входов суммирующего блока, выходы переносов которого соединены соответственно с информационными входами регистра переносов, вход сдвига которого

50 соединен с управляющ . Входом приема кода регистра суммы и с тактовым входом устройства, первый вход множимого. которого соединен с входом приема кода первого регистра множимого, входом выдачи прямого кода первого регистра множителя входом выдачи обратного кода второго регистра множителя, с первым входом четвертого элемента ИЛИ, второй вход мно60 жимого устройства соединен с входом приема кода второго регистра множимого, входом выдачи обратного кода первого регистра множителя, входом выдачи прямого кода второго регист65 ра множителя, вторьм входом четвер1059568 того элемента ИЛИ, первый вход множителя соединен с входом выдачи прямого кода первого регистра множимого, входом выдачи обратного кода второго регистра мно>кимого,входом приема кода первого регистра

5 множителя, первым входом третьего элемента ИЛИ, второй нход множителя соединен с входом выдачи обратного кода первого регистра множимого, входом выдачи прямого кода второго 10 регистра множимого, входом приема кода второго регистра множителя, вторым входом третьего элемента ИЛИ, выход первого элемента ИЛИ соединен с инверс ным входом первого элемента запрета, прямой вход которого соединен с выходом второго элемента ИЛИ, первый вход которого соединен с выходом третьего элемента ИЛИ и первым информационным входом суммирующего блока, второй информационный вход которого соединен с вторым входом второго элемента ИЛИ и выходом четвертого элемента ИЛИ, выход первого элемента запрета соединен с третьим информационным входом суммирующего блока и с входом выдачи обратного кода сднигающего регистра, прямые выходы которого соединены соответственно с информационными входа.ЗО ми первых и нторых регистров множимого и множителя, прямые и обратные выходы регистра сдвига соединены соответственно с пятой группой информационных входов суммирующего блока, 3g шестая группа информационных входов суммирующего блока соединена с информационными выходами второго регистра множимого, седьмая группа информационных входов суммирующего блока соединена с информационными выходами 4О второго регистра множителя, входы регистра суммы соединены соответственно с выходами суммы суммирующего блока, выход старшего разряда суммы суммирующего блока соединен 45 а прямым входом второго элемента запрета и инверсным входом третьего элемента запрета, прямой вход которого соединен с выходом пятого элемента ИЛИ, первый и 5О второй входы которого соединены соответственно с вторым и т>>етьим старшими разрядами суммы суммирующего блока и первым и вторым входами третьего элемента И, выход которого соединен с инверсным входом второго элемента запрета, выходы второго и третьего элементов запрета соединены соответственно с выходами устройства, вход сдвига свдигающего 6О регистра соединен с тактовым входом устройства.

Кроме того, суммирующий блок содержит первый, второй, третий, четвертый и пятый сумМаторы, причем нер-65 вая, вторая и шестая группы информационных входов суммирующего блока подключены соответственно к входам первого сумматора, выходы суммы и переносов которого соединены соответственно с первой и второй группами входов второго сумматора, третья группа информационных входов которого соединена с выходами суммы третьего сумматора, первая, вторая и третья информационные группы входов которого соединены соответственно с третьей, пятой и седьмой группами информационных входов суммирующего блока, первый информационный вход которого соединен с первыми входами пяти старших разрядов третьего сумматора и первыч входом младшего разряда четвертого сумматора, третий..информационный вход суммирующего блока соединен соответственно с вторьк>и входами пяти старших разрядов третьего сумматора и вторьк> входом младшего разряда четвертого сумматора, второй информационный вход суммирующего блока соединен соответстненно с первыми входами пяти

l старших разрядов второго сумматора и первым входом младшего разряда второго сумматора, первая, вторая и третья группы входов четвертого сумматора соединены соответственно выходами суммы и переносон второго сумматора и выходами переносов третьего сумматора, выходы суммы и пе-. реносов четвертого с у>к >а тора ооединены соответственно с первой и второй группами информационных входов пятого сумматора, третья группа входов которого соединена с четвертой группой информационных входов суммирующего блока,, выходы суммы и переносов пятого сумматора соединены соответственно с выходами суммы и переносон суммирующего блока.

На фиг.1 изображена структурная схема устройства для умножения в избыточной двоичной системе;на фиг.2структурная схема суммирующего блока.

Вход 1 устройства подключен к цепям приема кода первого регистра

2 множимого, выдачи прямого кода первого регистра 3 множителя и выдачи обратного кода второго регистра 4 множителя. Вход 5 соединен с цепями приема кода второго регистра б множимого, выдачи обратного кода первого регистра 3 множителя и выдачи прямого кода второго регистра 4 множителя. Вход 7 связан с цепями приема кода первого регистра 3 множителя, выдачи обратного кода второго регистра б множимого и выдачи прямого кода первого регистра 2 множимого..Вход 8 подключен к цепям приема кода второго регистра 4 множителя, выдачи обратно1059568

ro, кода первого регистра 2 множимого и выдачи прямого кода второго регистра 6 множимого. Первая группа выходов сдвигаицего регистра 9 подключена к входам регистров 2, 6, 3 и 4, выходы которых, а также вторая группа выходов сдвигающего регистра 9 связаны с входами 10-14 суммирующего блока 15. Выходы 16 суммирукщего блока 15 подключены к.входам регистра 17 переносов, выходы которого подключены к входам 18 суммирующего блока 15, выходы 19 которого соединены с входами регистра 20 :сумы. При этом к входам двух старших разрядов регистра 20 подключены выход 3-ro 15 разряда, и далее к входу каждого I-ro разряда регистра 20 подключен выход (+1)-го разряда суммирукщего блока 15. Выходы регистра 20 соединены с входами 21 суммирующего блока 15: вход 22 которого соединен с Выходо. .1 элемента ИЛИ 23 и Входом элемента

ИЛИ 24, второй вход которого связан с выходом элемента ИЛИ- 25 и с входом

26 суммирующего блока 15, вход 27 ко-75 торого подключен к выходу элемента запрета 28 -и к цепи выдачи обратного кода сдвигающего регистра 9. Прямой вход элемента запрета 28 связан с выходом элемента ИЛИ 24, а инверсный- с цепью вв1дачи прямого кода сдвигаю! щего регистра 9 и с выходом элеме !та

ИЛИ 29, входы которого подключены к Выходам элементов И 30 и 31.

Вход 1 устройства подключен к Входам элемента И 30 и.элемента ИЛИ 23., Вход 5.связан с входами элементов И

31 и ИЛИ 23. Вход 7 соединен с входами элементов И 30 и ИЛИ 25. Вход 8 соединен с входами элементов И 31 и

ИЛИ 25. Первый (старший) разряд группы выходов 19 суммирунхцего блока 15 подключен-.к прямому входу элемента запрета 32 и к инверсному входу элемента запрета 33. Второй и третий выходы группы 19 связаны с входами элементов И 34 и ИЛИ 35. Выход элемента И 34 подключен к инверсному входу элемента запрета 32, выход которого соединен с выходом 36 устройства. Выход элемента ИЛИ 35 связан с прямым входом элемента запрета 33, выход которого подключен к выходу 37 устройства. Управляющий вход ЗЯ связан с цепью сдвига сдвигакщего

"регистра 9 и с цепями приЕма кода регистра 17 переносов и регистра 20 суммы. Регистры 2, 3, 4 и 6; содержат (. †" +1) разрядов, где .n — - раз® рядность операндов, регистр 20 суммы содержит (†" +5) разрядов, а регистр 17 переносов содержит (-1) разрядов. -- 65

Суммирующий блок 15 (фиг.2) сойеРжит сумматоры 39-43. Сумматоры 39-42 построены по схеме сумматоров без распространения переноса. Каждый разряд этих сумматоров представляет собой двоичный сумматор, имеющий три входа и два выхода — суммы и переноса. Сумматоры 39-42 имеют, таким образом, две группы выходов — выходы ум|ы и выходы переносов. Сумматор

43 построен аналогично за исключением того,.что в пяти его старше разрядах происходит распростр .нение пвреноса. Сумматор 39 содержит ("- +1) разрядов, сумматоры 40-43

2 содержат (— +6) разрядов. К входам сумматора 39 ПОДключены группы

Входов 10-12,К первой группе с "а.ы ара. 40 подключены входы 21 и к дв.ъ1 цругим группам (— "+1),младших разря-дов су1н 1атора 40 подключены группы входов 13 и 14. Вторые и третьи входы пяти старших разрядов сумматора

40 .подключены соответственно к .:. .Од:.-.1

26 и 27. Выходы суммы и переноса сумматора 39 и выходы суммы суммато-. ра 40 подключены к входам сумматора

42. Кроме того, к входам пяти старших разрядов и к Одному Входу младшего разряда сумматора 41 под= ключен вход 22. На фиг.2 это подкл:::.— чение показано для выделенных младшегo и двух старших разрядов сумматора 41 Вы<оды суммы и перекоса сумматора 41 и выходы переноса сум.матора 40 подключены к входам сумматора 42, к первом) и второму вход„, д В ух младших разрядоВ кОторого подключены вхоцы 26 и -7, Входы 18,, выходы суммы и переноса сумматора 42 подключены к Входам сумматора 43.

Выходы суъ11ы н переноса сую :атора

43 связаны соответственно с выхода:;

19 и 16.

Регистры 2, 3, 4, 6, 17 и 20 построены на основе триггеров с внутренней задержкой, например, по мэ нохеме, в которой каждый разряд содержит два триггера основной и Вспомогательный. При этом в состав регистров 2, 3, 4 и 6 входят к5 -триггеры,. S -входы которых подключены к выходам сдвигающего регистра 9, а Р-входы — к цепи сброса (не показана), Регистры 20 к 17 суммы и переносо могут быть построены на основе 9 -триггеров.

Устройство предназначено для Вычисления произведения Е=-2 з ХУ и работает В cooòâåòñòâèê со следующим алгоритмом: о о 1 о

2) для i =1, (n+3) выполнить пп. 3-7,1059568

16

О, 1011 .

Тогда на регистрах укаэанные числа будут представлены следующим образом: --3 0,0010 .

16 0,0101

-7 О, 0001

9, а операция вычитания

40 (- — ) - (3 9

16 16

) сведется g суммированию четырех кодов:

ОЬ,0010 (прямой код положительной части Х; ) (дополнительный код отрица1 тельной части Х; )

11 0101 (дополнительный код положи-! тельной части ;) р 0001 1 (преиоп иоп отриоатепииоп

11,0100 (части у; .. (дополнительный код результата 12

При такой организации выЧислитель 6р ного процесса на виходах сумматора

15 будет Формироваться дополнитель ный код Н» . Анализ. двух знаковых разрядов Ь < и Ъэ и старшего разряда майтиссы;Ъ величины Н позволяет

-3 -Ъ . -Ь-i

3) К. =2R. +2 Х, „ »+2 У; „х»+2

-1 при .Н„а- 2

4) Z, О при -2 "«< Н (.2,"

1 при К»Ъ2 ", 5) к» = Н»- Z„, 7) У»= У; „+2 ll где х,, у,. — коды, содержащие только i старших раэряДОв мнОжимОгО Х H (0 множителя У; х»,s.,z, — очередные цифры операндов и результата, причем х; »,z»eP,О (, !

Как видно из приведенного алЬОритма, операнды и результат представлены в двоичной избыточней системе счисления с цифрами fl, О, 1) ° При этом положительные и отрицательные цифры чисел хранятся в разных регистрах, а именно положительные цифры чисел Х; и Y хранятся соответственно в регистрах 2 и 3, а отрицательные - в регистрах б и 4.

Выполнение операции, например, вычитания двух чисел в этом случае может быть сведена к сложению на обычных сумматорах дополнительных кодов содержимых указанных четырех

Пусть Х; = - — = 0,111, а

16 судить о том, какая цифра 0,1 или

1 дблжна формироваться в i-м равряде 2; результата. Для этого достаточно1 в соответствии с табл.1 реализовать две функции: (1 при 2; =1

-1 (О при Z. 1

T и -(1 при Z ° =1! О при Z-g<

Из табл.1 следует, что

О 1 ." 1 (>О +" j °

Логическая функция „реализована с помощью элементов И 34 .и запрета

32, а „ - с помощью элементов ИЛИ

35 и запрета 33.

Определение величин 2R; и

= Н„ - Z осуществляется одновременно: 2Я» - путем сдвига 11», а

Н ° - Z - путем отбрасывания знако»

1 вых разрядов Н; и занесения в эти разряды во время сдвига содержимого старшего разряда мантиссы Н». Например, при Н; =00 1..., 7. =1 и для получения: R из Й, надо вычесть 1, т. е.

Н„. = 00 1...

- Z. =-1

R = 11 1...

2Р» = 11,...

Этот же результат можно полу ить пу тем отбрасывания нулей из знаковых разрядов и занесения на их позиции цифры 1 из старшего разряда мантиссы.

Указанные действия нельзя производить при четырех и пяти комбинациях цифр 3 „, Ъ и 3. из табл.1, но такие комбинации при правильной реализации описанного алгоритма не могут возникнуть.

В табл.2 показан пример вычисления всех разрядов произведения

2. = 2 Х (в соответствии с приведенным алгоритмом для Х = 0,1011111 и Y = 0,111101:

Если необходимо получать не все разряды произведения, то процесс вычисления надо прервать на соответствующем цикле. Например, для получения:и значащих цифр надо выполнить (и+3) цикла . При этом регистры операндов Х и Y можно укоротить до (+2 +1) разрядов при четном или до(— +1,5) разрядов при нечетном. и

Такая разрядность регистров позволяет получить погрешность, не превышающую половины единицы младшего разряда произведения. Покажем это, например, для четного п. Если в

1059568

12 г регистрах операндов не хранятся (n/2-1) младших разрядов X и У, то абсолютная величина погрешности не превышает произведения двух (rr/2-1) разрядных чисел, состоящих из одних единиц т.е.. д ñc(2" qJ(gI I2. )2 2п3, 5 где 2 "- - вес младшего разряда произведения. Отсюда Ia l = 2. Таким образом, в результате вычислений получаем (n+3) точных разрядов произведения Z = 2 X Y. М

Для представления Н; необходимо (п.3 алгоритма) на пять разрядов больше, чем для представления X и У,, т.е. (n/2+6) разрядов, а регистр

20 суммы содержит (n/2+5) разрядов, 15 так как информация с выходов 19 суммирующего блока в регистр 20 передается со сдвигом на один разряд влево. При нечетном и здесь и далее указанные количества разрядов сле- 2О дует округлять до ближайшего большего целого числа.

Суммирование кодов с выходов регистров 2, 3, 4, 6, 9, 17 и 20, а также с выходов элементов ИЛИ 25

23 и 25 и запрета 28 производится беэ распространения переноса, что позволяет существенно ускорить вычисления. Однако в этом случае усложняется определение Z; с помощью ана- Зо лиза старших разрядов Н;, что приводит к усложнению функций f и 1„ . Чтобы избежать этого, сумматор

43 построен с распространением переноса в пяти старших разрядах, что позволяет производить анализ старших разрядов Н; с помощью табл.l. Вычисление произведения в предлагаемом устройстве осуществляется за (n+3) циклов. К началу каждого <-го цикла на входах 1 и 5 4О устройства присутствует очередная цифра х;,а на входах 7 и 8 — очередная цифра ъ . При этом единица в очередном разряде сомножителя кодируется единичным сигналом на входах 45

1 и 7, минус единица - единичньм сигналом на входах 5 и 8,а нуль кодируется отсутствием сигйалов на обоих вжцдах, представляющих данный сомножитель. В суммирующем блоке 15 5О производится сложение кодов, присутствующих íà его входах. Рассмотрим например, случай, когда к, .= 1, а

У; = 1 (единичные сигналы поступают на входы 1 и 8) . Тогда на входы 55 суммйрукщего блока поступят обратные коды содержимого регистров 2 и

4 и прямые коды содержимого регистров 6 и 3. Кроме того, единицы с вы- ходов элементов ИЛИ 23 и 25, поступающие на входы 22 и 26 суммирукщего блока 15, дополнят (- +1) -разрядные г коды регистров 2 и 4 до (-+6) -раэ2 рядных единицами в старших РазРядах, 65 а также прибавят единицы в младшие разряды для образования дополнительного кода. На входы 14 суммирукщего . блока 15 поступит также обратный код сдвигающего регистра 9, а единица с выхода элемента запрета 28 дополнит этот код единичными старшими разрядами и добавит единицу в младший разряд. После окончания суммирования в суммирующем блоке 15 на выходах 36 и 37 присутствует значение очередного разряда результата 2,, причем, если единица присутствует на выходе 37, то Z„. = 1, если на выходе

36, то Z; = 1, в противном случаЬ ,Z; = О.

По единичньм сигналам с входов 1 и

8, поступающим на цепи приема кода первого регистра 2 множимого и вто . рого регистра 4 множителя, во вспомогательные триггеры регистров 2 и

4 записывается-содержимое сдвигающего регистра 9, а именно единица в 1-е разряды. Затем на вход 38 поступает управляющий сигнал, по которому во вспомогательные триггеры регистров

20 и 17 суммы и переносов записываются слова с выходов 19 и 16, суммирукщего блока 15, а также производится подготовка сдвига сдвигакщего регистра 9. После этого с входов 1, 5, 7 и 8 снимаются сигналы, соответствующие значениям х; и у и инфорMBITHH из вспомогательйых триггеров регистров 2 и 4 переписывается в основные. По окончании управлякщего сигнала на входе 38 происходит прием кода на основные триггера в регистры 17 и 20 переносов и суммы, а также сдвиг содержимого сдвигакщего регистра 9 на один разряд вправо. Передача кодов с выходов суммирукщего блока 15 на входы регистров 17 и 20 производится со сдвигом. В два старших разряда регистра 20 суммы записывается информация с выхода третьего разряда выходов 19. В каждый s-й разряд регистра 17 информация записывается соответственно с (i+1)-х разрядов выходов 19 и 16. На этом заканчивается один цикл вычислений.

В результате выполнения (n+3) -х циклов на выходах устройства последовательным кодом начиная со старших разрядов формируется значение произведения 2 = 2 3ХУ, где Z;e {1 « 13 °

В каждом j-м цикле (j v n/2+1) регистр 9 будет находиться в нулевом состоянии и содержимое регистров 2, 3, 4 и 6 меняться не будет.

Время, необходимое для выполнения одного цикла вычислений в предлагае- мом устройстве, состоит из времени

Ф суммирования в суммирующем блоке 15,и.времени сдвига в регистре 9.

1059568

Время приема информации на регист ры применяют равньм 1 . СоставляюШая 4с состоит из времени, необходимого для сложения слов на пяти суммаорах без распространения переноса, то составляет 5 t+ (t - задержка. сигнала в одноразрядной сумматоре), и времени, необходимого для распространения переноса в пяти старших

1 разрядах .сумматора 43. Это время при последовательной органиэации цепей переноса можно принять равным

5 t+.

Тогда

t! =t 4t 101++ АЭ с c*6

Таким образом, быстродействие предлагаемого устройства в

В устройстве можно также уменьшить введением цепей ускоренного расйространения переноса в пяти старших разрядах сумматора 43. Причем зто ;не приведет к существенно-. му. увеличению аппаратурных затрат, как в известном устройстве, где .перенос распространяется через,. весь сумматор, имеюший (. и +2) разрядов .

Таким образом, введение . новых. элементов и конструктивных связей

20 позволяет увеличить быстродействие предлагаемого ус тройства.

2 (и+ Р) Ф tсдв

Р= о..,+e

Т а б л и ц а 1=

Соотношение для

Н.

00«<Н;<05

0,5 < Н,, < 1ч

0 1 < Н„, (1,5

1,5 < Н; < 2

0 -2 <Н; -< -1,5

1 -1,5 « Н; < -1

0 - -1 «<,Н,. < -0.5

-05<Н <0

О.

Таблица 2.

Х.

1- -1

РР 1 цик ла

Пояснения

Коды

0 000000 0 000000 0

00,000000000

00,000000000, и =21 +Ox ++OY «24х у

1 О 1 1 11

0 00,000100000

1 0

2 0

3 0

4 0

5 г

6 1

7 1

8 1 раз выше быстродействия известного устройства, если в последнем используются сумматоры с последова тельньм переносом, Например, при

И = 48 получим р 10.

Выполняемые операции

1059568

Продол>кение табл. 2

Выполняемые операции

МР j цикла

Y.

1-1

X °

Пояснения

Коды

2 1

0 1

2R„ . У

1 11

3 10

4 101

2Р

ll i ill ill

ХР4

У3 Х+

11, 111111

4 4

1111 0

1101

ll 111111

Ъ4Xq

11,0100101

11110 1

2Р

Х Уь

11,1110011

Хь Ь

Н6 ь

2R1= Н

2R8= Н

2Р

9 <о

11, 011111

2Р1а= Н1, 2к -"Н и=

5 1011 1 б 10111 1

7 101111 0

8 101111 0

9 101111 0

10 101111 0

11 101111 0

12 101111 0

111101 0 1

111101 0 0

111101 0 1

111101 0 1

111101 0 0

111101 0 0!

00,001000000

00,0011

00,011000000

11,1111

11, 11101

00,001111

00,011110000

00,1 001101

11,001101000

00,100101000

11, 111011 01

00,011011111

00, 11011111

11 1011111

00,11111

11,1111

11,111

2 3

3 3

1059568

ВР; ) Х. цикВыполняемые операции

Х.

2. т ла

Коды

Пояснения

00,0

13 101111 0 111101 0 0

14 101111 0 111101 0 0

15 101111 0 111101 0 1

11,11

11,1

11,0

Продолжение табл 2

2Р =Н

12

2Й = Н„

20 4 Н

1059568

Составитель В.Виноградов

Редактор A Огар техред N.íàäü корректор A.äçÿòêo

Заказ 9842/53 1ираж 70б Подписное

ВНИИПИ Государственного комитета СССР по отелам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д.4/5

Филиал ППП Патент, r.Ужгород, ул.Проектная,4