Микропрограммный процессор

 

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

09) (11) 3tSD 6 06 F 15/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТ0РСНОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPblTHA (21) 3501652/18-24 (22) 18.10.82 (46) 23.12.83. Вюл. )) 47 (72) В.А. Иванов, В.В. Сыров и A.A Черевко (71) Ордена Ленина институт кибернетики им. В.М. Глушкова (53) 681.325(088.8) (56) 1. Патент США Р 3792441,,кл. 340-172.5, опублик. 1973.

2. Патент США Р 3859636, кл. 340-172.5, опублик. 1974 (прототип) . (54)(57) 1. МИКРОПРОГРАММНЫЙ ПРОЦЕССОР, содержащий блок главной памяти, блок управления адресадией главной . памяти, состоящий иэ дешифратора ,адреса и регистра. адреса, блок обра.ботки, блок микропрограммной памяти, блок формирования адреса микрокоманд, коммутатор микрокоманд, регистр микрокоманд, дешифратор управляющих сигналов и регистр команд, управляю)ций вход которого соединен с выходом дешифратора управляющих сигналов, . информационный выход, первый, второй адресные выходы и управляющий вход блока обработки подключены соответственно к информационному входу блока главной памяти, адресному входу регистра адреса, первому адресйому входу .блока формирования адреса мик-рокоманд и выходу дешифратора управляющих сигналов, управляющий вход, выход старшей части и выход младшей части регистра адреса соединены соответственно с выходом дешифратора управляющих сигналов, входом дешифратора адреса и адресным входом блока главной памяти, управляющий вход, второй и третий адресные входы, адресный выход и управляющий выход блока формирования адреса микрокоманд подключены соответственно к выходу дешифратора управляющих сигналов,,выходу регистра команд, выходу адресной части регистра микрокоманд, адресному входу блока микропрограммной памяти и управляющему входу коммутатора микрокоманд, первый и второй информационные входы и выход которого соединены соответственно с первым и вторым выходами блока микРопрограммной памяти и входом регистра микрокоманд, выход операционной части регистра микрокоманд подключен к входу дешифратора управляющих сигналов, выход которого соединен с управляющими входами блока главной памяти и блока микропрограммной памяти, отличающийся тем, что, с целью увеличения быстродействия, он содержит блок оператив ной памяти и коммутатор данных, первый и второй управляющие входы и пер- gQ вый, второй и третий информационные входы которого подключены соответ- С ственно к выходам дешифратора адреса и младшего раэряда регистра адреса, выходу блока главной памяти, первому и второму выходам блока оперативной памяти, выход коммутатора данных соединен с информационными входами регистра команд и блока обработки, :а информационный вход, первый, вто-рой и третий управляющие входы, первый и второй адресные входы, первый и второй выходы блока оперативной памяти подключены соответственно к информационному выходу блока обработки, выходу дешифратора управляющих сигналов, выходу дешифратора адреса, управляющему выходу блока формирования адреса микрокоманд, выходу младшей части регистра адреса, адрес-,Ь» ному выходу блока формирования адреса микрокоманд, третьему и четвертому информационным входам коммутатора микрокоманд.

2. Процессор по п. 1, о т л и ч а ю шийся тем, что блок оперативной памяти содержит накопитель, коммутатор адреса, четыре элемента

1062712

И, элемент НЕ и элемент ИЛИ, при этом адресный вход, информационный вход, вход управления выборкой, вход строба записи младшего слова, вход строба записи старшего слова, выход старшего слова и выход младшего слова накопителя соединены соот; ветственно с адресным выходом коммутатора адреса, информационным входом блока, выходом элемента ИЛИ, выходом первого элемента И, выходом второго элемента И, первым и вторым выходами блока, первые входы всех элемен- . тов И подключены к первому управляющему входу блока, управляющий выход коммутатора адреса соединен с вторым . входом первого элемента И и входом элемента НЕ, выход которого подключен к второму входу второго элемента И, вторые входы и выходы третьего и четвертого элементов И соединены соответственно с вторым и третьим управляющими входами блока и первым и вторым входами элемента ИЛИ, первый и второй адресные входы и.первый и второй управляющие входы коммутатора адреса подключены соответственно к первому и второму адресным входам блока и второму и третьему управляющим входам блока.

3. Процессор по п. 1, о т л ич а ю шийся тем, что блок формирования адреса микрокоманд содержит регистр адреса микрокоманд, дешифратор адреса, группу элементов

ИЛИ и три группы элементов И, первые входы которых соединены соответствен но с первым, вторым и третьим адресными входами блока, вторые входы элементов И всех групп подключены к управляющему входу блока, первый, второй и третий входы и выходы элементов ИЛИ группы соединены соответ.

Изобретение относится к вычислительной технике и предназначено для применения в малых цифровых вычислительных машинах с микропрограммным управлением (мини- и микро-ЭВМ). 5

Как известно, в основе построения микропрограммных процессоров лежит использование постоянных запоминающих устройств для хранения микропрограмм. В то же время развитие тех". 0 нологии, появления новых аппаратных и программных средств реализации, возрастающий объем микропрограммного обеспечения и необходимость наиболее эффективного его применения при-. вело к введению в состав ЭВМ микро1 программной памяти с перезаписью, ственно с выходами элементов И первой, второй и третьей групп и входом регистра адреса микрокоманд, выходы младшей и старшей частей которого подключены соответственно к адресному выходу блока и входу дешифратора адреса, а выход дешифратора адреса соединен с управляющим выходом блока.

4. Процессор по и. 1, о т л ич а ю шийся тем, что блок обработки содержит первый и второй узлы регистров, коммутатор, сумматор, сдвигатель, регистр данных и узел сравнения, первый и второй входы и выход которого подключены соответственно к управляющему входу блока, выходу сумматора и второму адресному выходу блока, информационные и управляющие входы первого и второго узлов регистров соединены соответственно с выходом сдвигателя и управляющим входом блока, выходы первого и второго узлов регистров подключены к первым информационным входам соответственно сумматора и коммутатора, второй информационный вход, управляющий вход и выход которого соединены соответственно с информационным входом блока, управляющим входом блока и вторым информационным входом сумматора, управляющий вход и выход сумматора подключены соответственно к управляющему входу блока и информационному входу сдвигателя, управляющий вход и выход которого соединены соответственно с управляющим входом и первым адресным выходом блока, а информационный вход, управляющий вход и выход регист ра данных подключены соответственно к выходу сдвигателя, управляющему входу и информационному выходу блока. в том числе оперативной памяти, и построение на ее основе процессоров с динамическим микропрограммированием. Динамическое микропрограммирование улучшает функциональные возможности традиционных способов при-. менения микропрограммирования, обеспечивает воэможность моделирования с использованием микропрограммного уровня управления, разработку новых языковых средств, доступность микропрограммирования пользователю и др.

Микропроцессоры с динамическим микропрограммированием открывают новые возможности при использовании их для построения высокопроизводительных больших ЭВМ и мультисистем.

1062712

В настоящее время используются главным образом два подхода при построении процессоров с динамическим микропрограммированием. Первый под,ход состоит в использовании собствен- 5, ной оперативной памяти устройства управления, запись в которую осуществляется по выбранному алгоритму из главной памяти, микропрограммной постоянной памяти либо внешних устройств (Q .

Второй подход заключается в использовании главной памяти ЭЗМ для хранения и выполнения,иэ нее микропрограмм. В этом случае нет необходимости в дополнительной аппаратуре 15 перезаписи, разработке. алгоритмов предварительного вызова микропрограмм при их оперативной смене, затратах времени на перезапись необходимых микропрограмм, так как они могут 2р храниться в общем поле. программ пользователя. Кроме того, отпадает необходимость в специальных командах загрязки и процедурах поиска местонахождения микропрограмм. 25

Наиболее близким по технической сущности к предлагаемому является микропрограммный процессор, позволяющий выполнять микропрограммы, хранящиеся (в микропрограммном постояно)ом запоминающем устройстве или в главной памяти.

Этот микропрограммный процессор содержит блок главной памяти, блок микропрограммной памяти, регистр команд, регистр данных, элементы И, коммутатор микрокоманд„ регистр микрокоманд с адресной и операционной частями, блок формирования адреса микрокоманд, дешифратор управляющих сигналов, блок обработки 40 и блок управления адресацией глав.ной йамяти. Выход блока главной памяти соединен с входом регистра команд и регистра данных. Первый выход блока микропрограммной памяти соединен 45 с информационным входом элементов И.

Второй выход блока микропрограммной памяти соединен с первым входом коммутатора, второй вход которого соединен с выходом регистра данных и ин-5О формационным входом блока обработки.

Выхрды элементов И и коммутатора соединены с входами адресной и операционной частей регистра микрокоманд соОтветственно. Выход адресной части соединен с первым входом блока формирования адресов микрокоманд, второй вход которого соединен с выходом регистра команд, третий вход сое-. динен с управляющим выходом блока обработки, а выход соединен с входом 6 » блока микропрограммной памяти. УправляЮщий выход блока управления адресацией соединен с управляющими входами элементов И и коммутатора, а адресный выход соединен с адресным 65 входом блока главной памяти. Блок управления адресацией соединен также с блоком обработки,.информационные выходы которого соединены с соответствующим входом блока главной памяти.

Выход операционной части регистра микрокоманд соединен с входом дешифратора управляющих сигналов, выходы которого соединены соответственно с управляющими входами блока обработки, блока формирования адреса микрокоманд, блока управления адресацией главной памяти и управляющими входами регистра команд, регистра данных соответственно .12) .

Недостатком известного процессора является невысокое быстродействие.

Это вызвано тем, что цикл обращения к главной памяти в современных

ЭВМ больше (обычно в несколько раз). цикла обращения к постоянной микропрограммной памяти. В связи с этим в режиме обращения к главной памяти время выполнения микропрограмм увеличивается. Кроме того, описанная организация процессора ограничивает разрядность микрокоманд разрядностью главной памяти, которая,. например, в современных мини-ЭВМ составляет в основном 16 разрядов. Это приводит либо к ограничению мощности микрокоманды, либо к применению "сильных" способов кодирования. В обоих случаях быстродействие снижается, так как мощность микрокоманды определяется числом параллельно выполняющихся микроопераций, а "сильные" способы кодирования усложняют схемы дешифрации, вносящие дополнительные задержки.

Целью изобретения является увеличение быстродействия микропрограммного процессора.

Поставленная цель достигается тем, что в микропрограммный процессор, содержащий блок главной памяти, блок управления адресацией главной памяти, состоящий из дешифратора адреса и регистра адреса, блок обра1ботки, блок микропрограммной памяти, блок формирования адреса микрокоманд, :коммутатор микрокоманд, регистр микрокоманд, дешифратор управляющих сигналов и регистр команд, управляющий вход которого соединен с выходом дешифратора управляющих сигналов, информационный выход, первый, второй адресные выходы и управляющий вход блока обработки подключены соответственно к информационному входу бло.ка главной памяти, адресному входу регистра адреса, первому адресному входу блока формирования адреса микрокоманд и выходу дешифратора управляющих сигналов, управляющий вход, выход старшей части и выход младшей части регистра адреса соединены соответственно с выходом дешифратора

1062712

При этом блок обработки содержит первый и второй узлы регистров, коммутатор, сумматор, сдвигатель, регистр данных и узел сравнения, первый и второй входы и выход которого подключены соответственно к управляющему входу блока, выходу сумма тора и второму адресному выходу блока, информационные и управляющие входы первого и второго узлов регистров соединены соответственно с выходом сдвигателя и управляющим входом блока, выходы первого и второго узлов регистров подключены к первым информационным входам соответственно сумматора и коммутатора, второй информационный вход, управляющий вход и выход которого соединены соответственно с информационным входом блока, управляющим входом блока и вторым информационным входом сумматора, управляющий вход и выход сумматора подключены соответственно к управляющему входу блока и информационному входу сдвигателя, управляющий вход и выход которого соединены соответственно с управляющим входом и первым адресным выходом блока, а информаци.онный вход, управляющий вход и выход регистра данных подключены соответственно к выходу сдвигателя, управляКроме того., блок оперативНой памяти содержит накопитель, коммута50 тор адреса, четыре элемента И, элемент НЕ и элемент ИЛИ, при этом адресный вход, информационный вход, вход управления выборкой, вход строба записи младшего слова, вход строба записи старшего слова, выход старшего слова и выход младшего слова накопителя соединены соответственно с адресным выходом коммутатора адреса, информационным входом блока, вы- 60 ходом элемента ИЛИ, выходом первого элемента И, выходом второго элемента И, первым и вторым выходами блока, первые входы всех элементов И подключены к первому управлякщему вхо 65 управляющих сигналов, входом дешифратора адреса и адресным входом блока главной памяти, управляющий вход, второй и третий адресные входы, адресный выход и управляющий выход блока формирования адреса микрокоманд подключены соответственно к выходу дешифратора управляющих сигналов, выходу регистра команд, выходу адресной части регистра микрокоманд, адресному входу блока микропрограмм- 10 ной памяти и управляющему входу коммутатора микрокоманд, первый и второй информационные входы и выход которого соединены соответственно с первым и вторым выходами блока мик-,15 ропрограммной памяти и входом регистра микрокоманд, выход операционной части регистра микрокоманд подключен к входу дешифратора управляющих сигналов, выход которого соединен с управляющими входами блока главной памяти и блока микропрограммной памяти, введены блок оператинной памяти и коммутатор данных, первый и второй управляющие входы и первый, второй и третий информационные входы которого подключены соответственно к выходам дешифратора адреса и младшего разряда регистра адреса, выходу блока главной памяти, первому и второму выходам блока оперативной памяти, выход коммутатора данных соединен с информационными входами регистра команд и блока обработки, а и формационный вход, первый, второй и третий управляющие входы, первый и второй адресные входы, первый и второй выходы блока оперативной памяти подключены соответственно к информационному выходу блока обработки, выходу дешифратора 40 управляющих сигналов, выходу дешифратора адреса, управляющему выходу блока формирования адреса микрокоманд,. выходу младшей части регистра адреса, адресному выходу блока Фор- 45 мирования адреса микрокоманд, третье му и четвертому информационным входам коммутатора микрокоманд. ду.блока, управляющий выход коммутатора адреса соединен с вторым входом первого элемента И и входом элемента НЕ, выход которого подключен к второму входу второго элемента И, вторые входы и выходы третьего и четвертого элементов И соединены соответственно с вторым и третьим управляющими входами блока и первым и вторым входами элемента ИЛИ, первый и второй адресные входы и первый и второй управляющие входы коммутатора адреса подключены соответственно к первому и второму адресным входам блока и второму и третьему управляющим входам блока.

Причем блок формирования адреса микрокоманд содержит регистр адреса микрокоманд, дешифратор адреса, группу элементов ИЛИ и три группы элементов И, первые входы которых соединены соответственно с первым, вторым и третьим адресными входами блока, вторые входы элементов И всех групп подключены к управляющему входу блока, первый, второй и третий входы и выходы элементов ИЛИ группы соединены сбответственно с выходами элементов И первой, второй и третьей групп и входом регистра адреса микрокоманд, выходы младшей и старшей частей которого подключены соответственно к адресному выходу блока и входу дешифратора адреса, а выход дешифратора адреса соединен с управляющим выходом блока.

1062712 ющему входу и информационному выходу Блок 10 оперативной памяти содерблока. жит накопитель 14, разрядность котоНа фиг. 1 представлена структур рого равна двойной. разрядности блоная схема микропрограммного процес ка 1 и состоящий из накопителя 15 сора, на фиг. 2 — функциональная старшего слова и накопителя 16 младсхема блока оперативной памяти/ на . 5 шего слова (фиг. 2) . Блок 10 содерфиг. 3 — схема блока управления жит также коммутатор 17 адреса, пер-адресацией главной памяти . на Фиг 4 " вый 18, второй 19, третий 20, четверсхема блока формирования адреса тый 21 элементы И, элемент 22 НЕ, микрокоманд; на фиг. 5 — схема блока элемент 23 ИЛИ, выход которого соеобработки, 10 динен с первым управляющим входом, Микропрограммный процессор содер являющимся входом выборки накопижит блок 1 главной памяти, адресный теля 14, адресный вход которого соеи информационный входы которого сое- динен с адресн " выходом ко утатора динеиы соответственно с адресн 17. УпРавлЯющий выход коммУтатоРа выходом блока 2 управления адреса- 1 7, ЯвлиющийсЯ выходом младшего

5 17, цией главной памяти и информационразряда адреса, соединен с первым .ным выходом блока 3 обработки, и входом элемента 18 и входом элеменблок. 4 микропрограммной Памяти, вход та 22, выход которого соединен с которого соединен с адресным выхопервым входом элемента 19, второй

Дом блока 5 формирования аДреса микрокоманд, а перв и и второй выхо- нала записи, соединен с первым уп24

HblMH входами кОммутатора 6 микроко- вторым входом элемента 18, выход команд (фиг. 1). Процессор содержит торого соединен с входом строба затакже дешифратор 7 управляющих сигна-25 писи накопителЯ 16, Явл щимсЯ втолов, вход. которого соединен с выхо- рым управляющим входом накопителя дом операционной части 8 регистра 9 14. Третий управляющий вход накопимикрокоманд, а выходы — с первыми теля 14, являющийся входом строба управляющими входами блоков 1 и 4, записи накопителя 15, соединен с выблока 10 оперативной памяти, блока gp ходом элемента И 19, информационный регистра 11 команд, блока 5 и вход 25 блока 10 соединен с инфоРблока 2. Адресный вход блока 2 сое- . Мационным входом накопителЯ .14, пеРдинен с перв адресн выходом вый адресный вход коммутатора 17 сое-блока 3) второй адресный выход ко-. динен с пеРВ" адРесн"" входом 26 торого соединен с первым адресным блока 10 вто ой входом блока 5, с вторым и третьим

35 кото ого сое инен с

Р входом коммутатора 17. Первый управадресными входами которого соединены ляющий вход коммутатора 17 соединен соответственно выходы регистра 11 с первым входом элемента И 20 и втои адресной части 12 регистра 9, вход последнего из которых соединен с вы- 4р тре „„- „ ав рым управляющим входом 28 блока 10, третий управляющий вход 29 которого ходом коммутатора 6 микрокоманд. соединен с вторым управляющим входом

Информационный, первый и второй адрес- коммутатора 17 и первым входом эленые входы блока 10 оперативной памя- мента 21, выход которого соединен с ти соединены соответственно с ин- первым входом элемента 23. Второй формационным и адРесным входами бл - 45 вход элемент 23 вход элемента соединен с выходом процессор содержит коммутатор 13 элемента О, второй вход которого, являющийся признаком обращения к данных, выход которого соединен с ин- памяти за оперативной информацией, формационными входами блока 3 и ре- соединен с входом 24 блока 10. П и

u, р ы vIIpaBJIIIIO IHa B QJI BTQM BTopoA BXQJI 3JIeMeHT 21, aBJla одом лока . Ри ,которого соединен с вторым управляю- 5О рщийся пр н

@щи ся признаком обращения за мик оляющий выход которого соединен с второй 31 выходы которого соедйнены вторым управляющим входом коммутатора . Ри этом первый информацион- 55

13 П соответственно с выходами накопитеный вход коммутатора 13 соединен с ля 15 и накопителя 16. Накопитель

14 может быть выполнен на интегральвыходом блока 1, а второй и третий ных полупроводниковых микросхемах информационные вхОды соединены соот- К565ру2А. ветственно с первым и вторым выхода.Ми блока 10 и с третьим и четвертым 60 ИОй памяти иг. 3 с

Блок управления адресацией главной памяти (фи . 3) од ржит рег с р дами коммутато . 32 адреса, состоящий из старшей 33, Ра 6,, гф>ичем УпРавлЯющий вход послед- младшей 34 младшей частей адреса и младшего него СждинЕн с УправлЯюЩим выходом разряц разряда, дешифратор 36 адреса вход которого соединен с выходом

65,старшей 33 части регистра 32, а вы1062712

50 ход дешифратора 36 соединен с первым управляющим выходом 37 блока 2, адресный выход 38 которого соединен с выходом регистра 32, вход которого соединен с адресным входом 39 блока 2, второй управляющий выход 40 ко- 5 торого соединен с выходом младшего разряда 35 адреса, причем управляющий вход 41 блока 2 соединен с управляющим входом регистра 32.

Блок 5 формирования адреса микро- 10 команд (фиг. 4) содержит регистр 42 адреса микрокоманд, состоящий из старшей 43 и младшей 44 частей, дешифратор 45 адреса, группу 46 элементов ИЛИ, первую 47, вторую 48, третью15

49 группы элементов И, выходы которых соединены с входами соответствующих элементов 46 ИЛИ, а первые входы которых соединены соответственно с первым 50, вторым 51, третьим 52 адресными входами блока 5. Управляющий 53 выход блока 5 соединен с выходом дешифратора 45, вход которого соединен с выходом старшей 43 части регистра 42. Вход регистра 42 соединен с выходом группы элементов HJIH 46, а выход — с адресным выХодом 54 блока 5, управляющий вход 55 которого соединен с вторыми входами групп 47, 48 и 49 элементов И.

Блок 3 обработки (фиг. 5) содержит первый узел 56 регистров, второй узел 57 регистров, коммутатор 58,. сумматор 59, узел 60 сравнения, сдви-З5 гатель 61 и регистр 62 данных, выход которого соединен с информационным выходом 63 блока 3, первый адресный выход 64 которого соединен со вхсдами регистра 62, узлов 56 40 и 57 и выходом сдвигателя 61. Вход сдвигателя 61 соединен со входом узла 60 и выходом сумматора 59, первый и второй информационные входы которого соединены соответственно с 45 выходом узла 56 и выходом коммутатора 58, Первый и второй информационные входы коммутатора 58 соединены

-соответственно с выходом узла 57 и информационным входом 65 блока 3, управляющий вход 66 которого соединен с управляющими входами узлов 56 и 57, .сумматора 59, коммутатора 58, сдвигателя 61, регистра 62 и узла

60, выход которого соединен с вторым адресным выходом 67 блока 3. Для 55 технической реализации блока 3 обработки могут быть применены микросхемы серии К155. При этом узлы 56 и 57 могут быть выполнены на микросхемах памяти К155 РУ2, коммутатор 60

58 — на микросхемах К155 ЛР1, сумматор 59 — на микросхемах К155,ИПЗ, регистр 62 данных — на триггерах

К155 ТИ8. Сдвигатель 61 может быть .выполнен на микросхемах К155 КП2, реализуя при этом четыре операции, например: прямую передачу информации, сдвиг влево и вправо на один разряд, а также циклический сдвиг на один байт. Узел 60 представляет собой совокупность комбинационных схем, обеспечивающих выработку соответствующих ризнаков. Так, например, для выработки признаков нуля результата и переполнения этот блок будет включать соответственно элемент ИЛИ для всех разрядов результата и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ для переносов иэ старшего и предыдущего разрядов результата.

Блок 3 обработки может быть выполнен также на базе микропроцесссорного элемента К589 ИК02. При этом выход регистра аккумулятора является информационным выходом блока 3, выход регистра адреса — первым адресным выходом, выходы сигналов переноса Со и переполнения СПо — вторым адресным выходом. Управляющий вход блока 3 является входом дешифратора кода операций, а информационный вход является входной информационной магистралью В.

Рассмотрим работу микропрограммно; го процессора. В текущий момент времени на регистр 9 поступает очередная микрокоманда. Ее операционная часть

8 подается на вход дешифратора 7, который вырабатывает совокупность сигналов, управляющих работой блоков

1, 4 и 10, блоков 2 и 3 и регистра

11. Адресная часть 12 микрокоманды поступает на вход блока 5, который формирует адрес очередной микрокоман- ды с учетом признаков ветвлений, поступающих по шине условий из блока

3. При формировании начальных адресов микропрограмм в блок 5 подается также код операции командного слова из регистра 11. В зависимости от сформированного кода адреса очередной микрокоманды, который анализируется блоком 5, обращение происходит либо к блоку 4, либо по второму адресному входу к блоку 10.

В первом случае считанная информация поступает в регистр 9 иэ блока 4 через первый и второй информационные входы коммутатора б по прямому значению сигнала на управляющем выходе блока 5. Во втором случае .иэ блока

10 в соответствии с описанной выше

его структурой считывается двойное слово, которое поступает в регистр

9 через третьи и четвертые информационные входы коммутатора 6 по инверсному значению сигнала на управляющем выходе блока 5. Если в текущей микрокоманде задана необходимость обращения за данными или очередным ко= мандным словом, что определяет дешифратор 7, адрес с первого выхода бло1062712

20,ка 3 поступает в блок 2, который анализирует адрес и, в зависимости от его значения, осуществляет обращение к блоку 1, или по первому адресному входу к блоку 10. В связи с этим информация будет считываться соответственно либо с выхода блока

1, либо с первого или второго выходов блока 10. Последнее определяется частностью адреса блока 10. Через коммутатор 13 считанная информация поступает на регистр 11, если считывается очередное. командное-слово, или в блок 3, если считываются данные. Управление коммутатором 13 осуществляется сигналами на его 15 первом и втором управляющих входах, поступающими с выходов блока 2. При наличии сигнала на первом управляющем входе коммутатор 13 осуществляет передачу информации с выхода блока 1. При отсутствии сигнала на первом управляющем входе коммутатор 13 осуществляет передачу информации с первого или второго выхопа блока 10 в зависимости от четности р адреса блока 10, что определяется сигналом на втором управляющем входе коммутатора 13 °

Таким образом, при обращении по первому адресному входу. блок 10 является продолжением адресного пространства блока 1, а при обращении по второму адресному входу — про. должением адресного-пространства блока 4. Следовательно, в блоке 10 могут храниться как команды и данные, так и микропрограммы, причем загрузка микропрограмм, как и любой другой информации, в блок оперативной памяти осуществляется при обращении по первому адресному входу. . 40

Поскольку Ьбъем блока 10 относительно невелик по сравнению с общим объемом главной памяти, он может быть выполнен в виде долупроводникового запоминающего устройства с высоким 4$ быстродействием, равным быстродействию блока 4. С другой стороны, при обращении по второму адресному входу иэ блока 10 считывается двойное слово, что позволяет выбрать разрядность микрокоманды и блока 4 равной,двойной разрядности блока 1.

В соответствии с описанным принципом работы процессора и приведенными на фиг. 2-5 функциональными схемами блоков 10, 2, 5 и 3 эти блоки работают следующим образом.

Блок 10 оперативной памяти (фиг. 2) сможет работать в трех режимах режиме записи данных, команд или микрокоманд, режиме чтения данных или команд, режиме чтения микрокоманд.

Работа блока 10 в режиме записи возможна только по входу 26 блока 65.в случае, если в дешифраторе 36 блока 2 определяется, что адрес обращения к.памяти принадлежит блоку 10.

При этом "единичный" уровень .сигнала с выхода 37 блока 2 поступает на вход 28 блока 10, разрешая прохождение адреса со входа 26 блока 10 че рез коммутатор 17 на вход накопителя 14 и разрешая также прохождение сигнала обращения памяти (чтения или записи), приходящего с выхода дешифратора 7 на вход 24 блока 10 и далее через элементы 20 и 23 на вход выборки накопителя 14. Сигнал записи при этом проходит с выхода дешифратора 7 через вход 24 блока 10 и элемент 18 на вход строба. записи .накопителя 16 или через элемент 19 на вход строба записи накопителя

15, в зависимости,от разряда четности адреса, поступающего с управляющего выхода коммутатора 17. При его "единичном" значении открывается элемент 18, а при "нулевом" значении — элемент 19. Таким образом, при наличии сигнала записи, если заданный адрес принадлежит блоку 10, по коду адреса на выходе. 26 записывается информация с информационного входа 25, причем запись осуществляется либо в накопитель 15, либо в накопитель 16 в зависимости от разряда четности адреса.

Работа блока 10 в режиме чтения данных или команд происходит следующим образом. В случае, если в дешифраторе 36 блока 2 определяется, что адрес обращения к памяти принадлежит блоку 10, "единичный" уровень сигнала на входе 28 блока 10 разрешает прохождение адреса со входа

26 блока 10 через коммутатор 17 на вход накопителя 14, а также разрешает прохождение сигнала обращения со входа 24 блока 10 через элементы

20 и 23 на вход выборки накопителя

14..На выходах 30 и 31 накопителя

14 появляется считанная информация.

Режим чтения микрокоманд из блока 10 выполняется в случае, когда в дешифраторе 45 блока 5 определяется, что сформированный на регистре

42 адрес микрокоманды принадлежит блоку 10. При этом "единичный" уровень сигнала с выхода 53 дешифратора 45 поступает на вход 29 блОка 10, разрешая прохождение адреса микрокоманды со входа 27 блока 10 через коммутатор 17 на вход накопителя 14 и разрешая прохождение сигнала выборки микрокбманд, приходящего с вы« хода дешифратора 7 на вход 24 блока

10 и далее через элементы 21 и 23 на вход выборки накопителя.14. На выходах 30 и 31 накопителя 14 появляется считанная микрокоманда.

В блоке 2 управления адресацией главной памяти <(фиг. 3) осуществля13

1062712 ется прием адреса с адресного входа

39 на регистр 32 под управлением сигнала на входе 41. Дешифратор 36 осуществляет анализ содержимого старшей части 33 регистра 32 и, в случае его соответствия адресу, принадлежащему блоку 10, формирует

"единичный" сигнал на выходе 37..

С выхоца 40 блока выдается младший разряд 35, являющийся признаком четности адреса слова. С адресного 10 выхода 38 блока выдается содержимое регистра 32.

В блоке 5 формирования адреса микрокоманд (фиг. 4) под управлением сигналов а входе 55 осуществляется ..f5 прием адреса микрокоманды на регистр

42 через элемент 46 со входов 51 и 52 или путем дизъюнктйвного вписывания со входов 50 и 52. Дешифратор 45 осуществляет анализ содержимого старшей 43 части регистра 42

4 ; в случае его соответствия адресу, принадлежащему блоку 10, формирует

"единичный" сигнал на выходе 53. С выхода 54 выдается содержимое регист 25 ра 42 адреса микрокоманд.

Елок 3 обработки (фиг. 5) в за висимости от выполняемой микрокоманди под цоздействием управляющих сигналов на входе 66 может осуществлять арифметико-логическую операцию в сумматоре 59 над одним или двумя операндами, поступающими иэ узлов 56 и 57 либо со входа 65, вырабатывать признаки результата в узле 60, осуществлять сдвиг результата арифметико-логической операции на сдвигателе 61, заносить результат операции в узлы 56 и 57 илн s регистр 62. Результат операции выдается также через выход 64 блока 3 на регистр 32 в блок 2. С выхода

63 выдается содержимое регистра 62, а с выхода 67 — признаки результата операции.

Указанные особенности позволяют повысить быстродействие микропро граммного процессора по сравнению с известными процессорами за счет уве. личения разрядности микрокоманд и отсутствия потерь времени под считывание микрокоманд из блока оперативной памяти.

Использование памяти двойной разрядности (32.разряда) в данном процессоре позволяет одновременно выполнить до шести операций (пересылка, арифметико-логическая операция, сдвиг, обращение к памяти, установка признаков и проверка условий). Использование быстрой оперативной памяти для хранения микропрограмм в данном процессоре в несколько раз повышает скорость их выполнения.

1062712

1062712

ВНИИПИ Закаэ 10219/50 Тираж 706 Подписное

Филиал ППП " Патент", r. ужгород,ул.Проектная,4