Устройство для цикловой синхронизации при двоичном сверточном кодировании
УСТРОЙСТВО ДЛЯ ЦИКЛОВОЙ СИН .ХРОНИЗАЦИИ ПРИ ДВОИЧНОМ СВЕРТОЧНОМ КОДИРОВАНИИ, содержащее последовательно соединенные коммутатор, формирователь проверочной последовательности , формирователь синдромной последовательности , первый блок совпадения , пороговый счетчик и формирователь запрещающих сигналов, к второму входу которого подключен формирователь тактовых имрьульсов через счетчик объема выборки, выход которого подсоединен к второму входу порогового счетчика, последовательно соединенные счетный триггер, второй блок совпадения и формирователь временного интервала перезаписи, при этом второй вход второго блока совпадения обьединен с входом счетчика объема выборки и подключен к информационному входу коммутатора, второй вход которого является входсм устройства , второй выход коммутатора подсоединен к второму входу формирователя синдромной последовательности. а к второму входу первого блока совпадения подключен инверсный выход счетного триггера, отличающееся тем, что, с целью повышения помехоустойчивости при наличии пакетов сшибок, введены третий блок совпадения и последовательно соединенные регистр сдвига, мажоритарный элемент, инвертор, четвертый блок совпадения, дополнительный счетный триггер и пятый блок.совпадения, выход которого подсоединен к дополнительному входу к оммутатора, а второй вход объединен с первым входом регистра сдвига и подключен к выходу формирователя запрещающего сигнала, второй вход регистра сдвига объединен с вторым входом четвертого (Л блока совпадения, первым входом третьего блока совпадения, и подключен к выходу счетчика объема вы-борки , при этом второй вход третьего блока совпадения объединен со счетным входом дополнительного счетного триггера и подключен к выходу мажоритарного элемента, а инверсный выход дополнительного счетного триггера подключен к своему информационному входу, .причем выход формирователя временного интервала перезаписи подсоединен к установочному входу счетного триггера, счетный вход которого подключен к выходу третьего блока совпадения , а инверсный выходу подсоединен к своему информационному входу.
союз сонетсних соць листичксних е кспуьлин (19) (11) 3(51) Н 04 L 7/08!
h
f. госуд@ ственный номиткт ссср по дклАм изоБреткний и откъпий (21 ) 3505970/18-09 (22) 25. 10. 82 (46) 23.12.83. Бюл.947 (72) A.И. Королев и О.Д. Купеев (71) Минский радиотехнический институт (53) 621.394.662 (088.8) (56),1. Авторское свидетельство СССР
Р 496690, кл. Н 04 (, 7/08, 1970.
2. Авторское свидетельство СССР по заявке (Ф 3277516/18« 09, . кл. Н 04 (, 7/08, 198Т (прототип) . (54 ) (57) УСТРОЙСТВО ДЛЯ ЦИКЛОВОЙ СИН.ХРОНИЗАЦИИ ПРИ ДВОИЧНОМ СВЕРТОЧЕЕОМ
КОДИРОВАНИИ, содержащее последовательно соединенные коммутатор, формирователь проверочной последовательности, формирователь синдромной последовательности, первый блок совпадения, пороговый счетчик и формирователь запрещающих сигналов, к второму входу которого подключен формирователь тактовых импульсов через счетчик объема выборки, выход которого подсоединен к второму входу порогового счетчика, последовательно соединенные счетный триггер, второй блок совпадения и формирователь временного интервала перезаписи, при этом второй вход второго блока совпадения объединен с входом счетчика объема выборки и подключен к информационному входу коммутатора, второй вход которого является входом устройства, второй выход коммутатора подсоединен к второму входу Формирователя синдромной последовательности, а к второму входу первого блока совпадения подключен инверсный выход счетного триггера, o т л и ч а ющ е е с я тем, что, с целью повышения помехоустойчивости при наличии пакетов ошибок, введены третий блок совпадения и последовательно соединенные регистр сдвига, мажоритарный элемент, инвертор, четвертый блок совпадения, дополнительный счетный триггер и пятый блок. совпадения, выход которого подсоединен к дополнительному входу коммутатора, а второй вход объединен с первым входом регистра сдвига и подключен к выходу формирователя запрещающего сигнала, второй вход регистра сдвига объеЯ динен с вторым входом четвертого блока совпадения, первым входом третьего блока совпадения, и подключен к выходу счетчика объема вы борки, при этом второй вход третьего блока совпадения объединен со счетным входом дополнительного счетного триггера и подключен к выходу мажоритарного элемента, а инверсный выход дополнительного счетного триггера подключен к своему ие)формационному входу, причем выход Формирователя временного интервала перезаписи подсоединен к установочному входу счетного триггера, счетный вход которого подключен к выходу третьего блока совпадения, а инверсный выход,подсоединен к своему информационному входу.
10б2881
Изобретение относится к электросвязи и может использоваться для цикловой синхронизации н аппаратуре повышения достоверности передачи данных в системах сбора и обработки дискретной информации, сигналов цифрового радио и телевизион ного вещания при кодировании их сверточ ными кодами с пороговжл блоком декодиронания.
Изнестно устройство для цикловой синхронизации при двоичном сверточном кодировании, содержащее последовательно соединенные запрещающий блок, коылутатор, ключи, блок обнаружения ошибок, блок исправления ошибок „- а также последовательно соединенные блок формирования тактовых имгуль сов, счетчик объема выборки, формирователь импульсон установки нуля, элемент ИЛИ, пороговый счетчик, триггер и формирователь запрецающих импульсов, ныход которого подсоединен к второму входу запрецающего блока, выход блока формирования тактоных импульсов подсоединен к входу запрещающего блока, а второй гход порогового счетчика подключен к выходу блока обнаружения ошибок.
Недостатками данного устройства являются сравнительно большое времй вхождения в синхронизм и невысокая наде>хность работы p ÑTpoHOT ва,. так как при переключении ключей перзоначальныли, т,е, принятыми проверочными символами будут заполнены блок обнаружения ошибок и блок исправления ошибок, и B течение н1 тактов (где III - лаксимальная степе II порождающего полинома, ( буду-. Ошибочно формироваться символь: синдромной последователь -Iocти, ко-.îðûå фиксируются пороговым счетчиком и -.ем сам=и увеличи=-ается вероятность ложного сралбать:— зания устройс за LIHK1oзой c-ii .õpo" низации, следовательно, увели=.ивается время вхождения в синхронизм.
Наиболее близким техническим решением к изобретению является устройство для цикловой синхронизь.ц ы при двоичном сверточном кодировании, содержащее последовательно соединенные коммутатор„ форм> рователь проверочной последов;:.:.тельности„ формирователь синдромной последовательности„ первый блок совпадения, пороговый счетчик и (f3opMHpозатель запрещающих сигна" лов, к второму входу которого подключен формирозаTKIb тактовых импульсон через счетчик объема выборки, выход которого подсоединен к второму входу порогового счетчика, последовательно соединенные счетный триггер, второй блок "овпадения и формирователь временного интервала перезаписи, при этом вторОй вход нторогo блока совпадения объединен с нходом счетчика объема ныборки и подключен к информационному входу коммутатора, второй вход которого янляется входом устройства, второй выход коммутатора подсоединен к второму входу формирователя синдромной последовательности, а к нторому входу первого блока совпадения подключен инверсный выход счетного триггера, к счетному входу которого подключен выход формирователя временного интервала перезаписи, а к установочному входу подключен ныход счетчика объема выборки, причем ныход формирователя запрещаюцих сигналов подсоединен к третьему входу коммутатора.
Недостатками известногo устройства для циклозой синхронизации при двоичном сверточном кодировании являются недостаточная надежность (точность, достоверности выделения сигнала срыва синхронизма из-за исключения синдрома из у символов при анализе синдромной последовательности, когда не происходит перезапись информации н формирователе проверочной последовательности, а также низкая помехоустойчивость работы устройства
IIHêëoâoé синхронизации при двоичном сзерточно л кодировании IpH воз— пикновении з канале связи пакетов ошибок .
1!ель изобретения — повышение по;лехоустойчизости при нали IHH пакетов Ошибок.
Ностазлеьная цель достигается тзм, чTo з устройство для цикловой синхронизации при двоичном сзерточном кодировании, содержащее последовательно соединенные коммутатор, формирователь проверочной последовательности, формирователь синдромной последовательности, первый б.-.ок совпадения, пороговый счетчик и формирователь запрецающих сигналов, к второму входу которого подклю ен формирователь тактовых им ;.уль"î- через счетчик объема ныбор" ки, выход которого подсоединен к второму входу порогового счетчика, последовательно соединенные счетны-: триггер, второй блок сонпадения и формирователь нре1ленного интервала перезаписи, при этом втОрОй вход второго блока совпадения объедиHåн с входом счетчика объема выборки и подключен к информационному входу коммутатора, второй вход которогo является входом устройства, второй выход коммутатора подсоединен к второму входу формиро1 М2881 вателя синдромной последовательности, а к второму входу первого блока совпадения подключен инверсный выход счетного триггера, введены третий блок совпадения и последовательно соединенные регистр сдвига, мажоритарный элемент, инвертор, четвертый блок совпадения, дополнительный счетный триггер и пятый блок совпадения, выход которого подсоединен к дополнительному входу коммутатора, а второй вход объединен с первым
30 входом регистра сдвига и подключен к выходу Формирователя запрещающего сигнала, второй вход регистра сдвига объединен с вторым входом четверто- < го блока совпадения, первым входом третьего блока совпадения, и подключен к выходу счетчика объема выборки, при этом второй вход третьего блока совпадения объединен со счетным входом дополнительного счетного триггера и подключен к выходу мажоритарного элемента, а инверсный выход дополнительного счетного триггера подключен к своему 25 информационному входу, причем выход формирователя временного интервала перезаписи подсоединен к установочному входу счетного триггера, счетный вход которого подключен к выходу третьего блока совпадения, а инверсный выход подсоединен к своему информационному входу.
На чертеже представлена блок-схема устройства для цикловой синхронизации при двоичном сверточном кодировании.
Устройство для цикловой синхронизации при двоичном сверточном кодировании содержит коммутатор 1, формирователь 2 проверочной после- 40 довательности, формирователь 3 синдромной последовательности, первый блок 4 совпадения, пороговый счетчик 5„ Формирователь 6 запрещающих сигналов, формирователь 7 тактовых 45 импульсов, счетчик 8 объема выборки, счетный триггер 9„ второй блок 10 совпадения, формирователь 11 временного интервала перезаписи третий, четвертый и пятый блоки совпаде- 50 ния 12-14, инвертор 15, дополнительный счетный триггер 16, регистр 17 ,сдвига, и мажоритарный элемент 18.
Устройство для цикловой синхронизации при двоичном сверточном
55 кодировании работает следующим образом.
Принятая кодовая последовательность в коммутаторе 1 разделяется на информационную (или информацион- 60 ные и на проверочную (или проверочные) последовательности. Символы информационной последовательности
-поступают на вход формирователя 2 проверочной последовательности, 65 где из принятых информационных символов формируется проверочная последовательность, которая поступает на один из входов Формирователя 3 синдромной последовательности, на второй вход которого с коммутатора
1 поступает принятая проверочная последовательность," производится формирование синдромной последовательности. При наличии цикловой синхронизации ветвей коммутатора
1 и отсутствии ошибок в информационной последовательности формируется нулевая синдромная последовательность, при наличии ошибок в информационной последовательности формируется ненулевая синдромная последовательность. Число ненулевых символов определяется видами порождающих полиномов и характером ошибок в канале связи.
При отсутствии цикловой синхронизации ветвей коммутатора 1 формирователь 2 проверочной последовательности образует проверочную последовательность, отличную от переданной, и в формирователе 3 синдромной последовательности формируется, ненулевая синдромная последовательность, в этом случае число ненулевых символов в синдромной последовательности больше.
Сформированная синдромнея последовательность через первый блок 4 совпадения поступает на вход порогового счетчика 5. Если же по окончании времени анализа число ненулевых символов синдромной последовательности превысит выбранный порог, то на выходе порогового счетчика 5 появится импульс, свидетельствующий об отсутствии цикловой синхронизации или ложном срабатывании цикловой синхронизации. Импульсы с выхода порогового счетчика 5 поступают на вход формирователя 6 запрещающих сигналов, который вырабатывает импульсы сдвига, запрещающие прохождение импульсов тактовой частоты в коммутаторе 1, что соответствует перераспределению (сдвигу) ветвей информации в коммутаторе 1.
Формирователь временного интервала анализа, определяющий число ненулв вых символов в синдромной последовательности, выполнен в виде счетчика
8 объема выборки.
Импульсы сдвига с выхода формирователя 6 запрещающих сигналов поступают одновременно на вход блока 14 совпадения и на вход регистра 17 сдвига, тактирование которого производится импульсами с выхода счетчика 8 объема выборки.
По заполнении импульсами регистра 17 сдвига мажоритарный элемент
18 производит анализ содержимого
1062881 регистра 17 сдвига. Если число ке— нуленых симнолов„ загисанных в ре -,. гистре 17 сдвига превысит r!opor! -.o на выходе мажоритарного элемента
18 поянляется логическая единица, Логическая единица (нысокий уровень) с выхода мажоритарного элемента 18 поступает одновременно ка счетный вход второго счетного триггера 16, на вход инвертора 15 и «Ia первый вход блока 12 совпадения.
Прк этом второй счетный триггер 16 устанавливается в состояние "Единица" (логическая единица или в„;соккй уровень на прямом выходе>, обес. !
В печквая тем самым прохождение импуль- 5 са сдвига через блок 14 совпадения на коммутатор 1 и перер .спределе-ние (сдвиг) ветвей кка>ормацик в коммутаторе 1. Выходной сигнал с кн-! вертора 15 (логический нол илк 7а низкий уровень), гоступающкй на вход
I блока 13 совпапенкя блокирует > за> \, прещает) прохожде««ие импульсов сброса со счетчика 8 объема выбор<и на установочный вход вторс;гo счеткого 25 триггера 16.
Одновременно выходной сигнал мажоритарного элемента 18 (логическая единица или высокки уроВе!- о:крывает блок 12 совпадения к обеспечк-- =,П вает прохождение кмпульcoB copocà от счетчика 8 объема выбор;<к:->а счетный вхо перно-.о с-летно-.о триг гера 9, устанавливая -:: > B cocто:-.ние "Единица лог>лчес><:;= едк".è1 ца кли высокий уровень :«а прямом выходе три ггера) . Ск«-«!a,лом с. и ;:.верс ного выхода первого сч.еткого триггера 9 запкрается б><о < 4 coBпадения прекращая тем самым поступление синдромной >тоследонателькос4() тк на вход порогового <-. етч «л«<а 5 .а сигналом с прямого выхода перво-. го счетного тригr ера. 9 открывается блок "0 совпадения и км->ульсы так тоной частоты от форм.>poBB:ели 7 тактовых импульсов «оступают на вход формиронателя 11 временного интервала перезаписи и регксср Аор-мирователя 2 проверочкой последовательности. Производится перезапись информации Формирователя 2 роВерочной последовательности о-. ранее принятой информации перед началом следующего этапа поиска. цикловой синхронизации. По заполнении Фор- 55 мирователя 11 времекнкого интервала перезаписи сигналом с егo выхода первый« счетный триггер 9 устанавливается в нулевое состояние (логический ноль или низкий уро- 6О вень на прямом выходе). импульсом с прямого выхода запирается блок
10 совпадения, а сигналом с инверсного выхода открывается блок 4 совпадения, обеспечивая поступление
"Г к <пульсов скндромной последовательН О C т и H cl В Х ОД П OP O Г О Н О Г О C c> E T Ч! . " ! РассмотрекнЬ«й алгоритм поиска повторяется при отсутствии цкклоBoI синхронизации до установления цкклового скнхрониэма. Таким образом, н предлагаемом устройстве Ir«II cIл«>хронизма. При установленки циклового синхронизма с выхода мажоритарного элемента 18 логическкй ноль низкий уровень) поступает одковременно на счетный вход сче" íîãî три:.-гера 16,, на вход кннертора .15 и на первый B 16 прс>изводится блокировка пэохожде1. ««< . и уль сов cJ@B«I r o c Bbl> Та:<им образом, производится блокиро". лмпульсов сдвига„возникающихх н результате ложных срабатываний устройства цикловой синхронизации к обеспечивается тем самым повышение помехоустойчивости работы устройства цикловой сикхронизации или удержание правильной фазы цкклоной сккхрокизацки ветвей коммутатора при налички ошибок. Одновременно выходным сигналом мажоритарного элемекта 18 обеспечивается блокировка прохождения импульсов сброса от счетчика 8 объема выборки через блок 14 совпадения на счетный вход первого счетного триггера 9. В результате этого перый 1062881 Составитель Т. Поддубняк Редактор Н. Данкулич Техред Т.Маточка Корректор Г. Решетник Эаказ 10262/59 Тираж 677 Подписное ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 113035, Москва, Ж-35,. Раушская наб., д. 4/5 Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 счетный триггер 9 остаетоя в нулевом состоянии (на прямом выходе — логический ноль) . С инверсного выхода данного триггера 9 на вход блока 4 совпадения поступает логическая единица и обеспечивает прохождение на вход порогового счетчика 5 символов сиидромной последовательности на всем интервале анализа. Таким образом, исключение из анализа W символов синдромной последователвности только лишь на время перезаписи информации в формирователе проверочной последовательности повышает вероятность выделения сигна ла отсутствия или срыва синхронизма. Технико-экономическая эффективность предлагаемого устройства заключается в том, что при ложных срабатываниях устройства цикловой синхронизации обеспечивается удержание состояния синхрониэма до тех пор, пока число ложных срабатываний не превысит порог устанавливаемый ма3 жоритарным элементом. Благодаря этсму результирующая вероятность ложных тревог = y", уменьшится, где Ж9ц — вероятность ложных тревог устройства цикловой синхронизации, lk- выбранный порог, т.е. обеспечивается повышение помехоустойчивости работы устройства цикловой синхронизации заключающееся в повышении 35 вероятности удержания правильной фазы цикловой синхронизации ветвей коммутатора при наличии ошибок.
