Цифровой коррелятор

 

ЦИФРОВОЙ КОРРЕЛЯТОР, содержащий бпрк записи, вход которого яепяется входом коррелятора, а выход соединен с входом записи блока памяти, генератор импупьсов, блок суммирования, выход которого соединен с первым входом блока умножения, выход которого подключен к информационному входу интегратора , выход которого является выходом коррелятора, блоки воспроизведения сигнапа , каждый из которых содержит узеп памяти и сумматор, выход которого соединен с адресным входом узла памяти своего блока воспроизведения сигнала, информационный вход узпа памяти каждого блока воспроизведения сигнала соединен с соответствующим выходом группы выходов блока памяти, управляющий вход узла памяти и первый информационный вход сумматора в каждом канапе блока воспроизведения сигнала объединены и подключены к выходу генератора импульсов, а информационный выход узла памяти в каждом бпоке воспроизведения сигнала подключен соответственно к первому и второму входам блока суммировагия и к второму входу блока умножения коррелятора, при этом первый бпок воспроизведения сигнаЪа со держит первую схему сравнения, первый и второй счетчики, выходы которых подключены к соответствующим входам схемы сравнения, а выход первого счетчика дополнительно подключен к второму информа .ционному входу сумматора первого блока воспроизведения сигнала, выход первой схемы сравнения первого блока воспроизведения сигнала подключен к управляющему входу сумматора и первому управляющему входу второго счетчика, второй управляющий вход которого объединен со (Л счетным входом первого счетчика, а счетный вход второго счетчика объединен с первым информационным входом сумматора своего блока, отпичающийс я тем, что, с целью расширения класса решаемых задач, первый бпок воспроизведения сигнала содержит вторую схему сравнения и третий счетчик, выход которого подключен к первому входу второй схемы сравнения, второй вход которой соединен с выходом сумматора своего блока, а выход второй схемы сравнения подключен к счетным входам первого и третьего счетчиков своего блока и к управляющему входу интегратора, выход первой схемы сравнения первого бпока воспроизведения сигнапа соединен с управпяющим входом сумматоров второго и третье о блоков; воспроизведения сигнала, выход первого счетчика первого блока воспроизведения сигнала соединен с вторым информационным входом сумматоров второго и третьего бпоков воспроизведения сигналов.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (111, А

3(5D

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21 ) 3402502/1 8-24 (22) 23.02.82 (46) 07.02.84. Бюп. № 5 (72) С.А.Прохоров, В.П.Сухинин, В.Н.Беполипецкий и В.П.Мартовой (71 ) Куйбышевский ордена Трудового

Красного Знамени попитехнический институт им. В.B.Êóéáûøåâà (53) 681. 3 (088. 8) (56) 1. Грибанов ЮМ., Веселова Г.П., Анцреев В H Автоматические цифровые коррепяторы. "Энергия", 1971, с. 138, р 41

2. А вторское свидетепьство СССР по заявке N 2798902/24, кп. 4 06 F

1 5/ 336, 1 979 (и рототип ) . (54) (57) ЦИФРОВОЙ КОРРЕЛЯТОР, содержащий бпок записи, вхоц которого явпяется вхоцом коррепятора, а выход соеаинен с входом записи бпока памяти, генератор импупьсов, бпок суммирования, выход которого соецинен с первым вхоаом бпока умножения, выход которого подключен к информационному вхоцу интегра. тора, выход которого явпяется выходом коррепятора, бпоки воспроизведения сигнапа, каждый из которых соцержит уэеп памяти и сумматор, выход которого соединен с адресным входом узпа памяти своего бпока воспроизведения сигнапа, информационный вход узпа памяти кажаого бпока воспроиэвецения сигнапа соединен с соответствующим выходом группы выходов бнока памяти, управпяющий вход узпа памяти и первый информационный вход сумматора в каждом канапе бпока воспроизвеаения сигнала объединены и подкпючены к выходу генератора импупьсов, а информационный выхоц узпа памяти в кажцом бпоке воспроизвецения сигнапа поцкпючен соответственно к первому и второму вхоцам бпока суммирования и к второму входу бпока умножения коррепятора, при этом первый бпок воспроизведения сигнапа содержит первую схему сравнения, первый и второй счетчики, выходы которых поцкпючены к соответствующим вхоцам схемы сравнения, а выход первого счетчика аопопнитепьно поцкпючен к второму информа.ционному входу сумматора первого бпока воспроизведения сигнапа, выход первой схемы сравнения первого бпока воспроизведения сигнапа подключен к управпяюшему входу сумматора и первому управляюО шему входу второго счетчика, второй уц- Е равпяющий вхоц которого объединен со счетным вхоцом первого счетчика, а счетный вход второго счетчика объвцинен с С первым информационным вхоаом сумматора своего бпока, о т и и ч а ю ш и й- Я с я тем, что, с цепью расширения кпасса решаемых задач, первый бпок воспроизвецения сигнапа содержит вторую схему сравнения и третий счетчик, выход которого подкпючен к первому вхоау второй схемы сравнения, второй вход которой соединен с выходом сумматора своего бпока, а выход второй схемы сравнения поцкпючен к счетным входам первого и третьего счетчиков своего бпока и к управпяюшему входу интегратора, выхоц первой схемы сравнения первого бпока воспроизведения сигнапа соеаинен с управпяюшим вхоаом сумматоров второго и третьего бпоков; воспроизведения сигнапа, выход первого счетчика первого бпока воспроизведения сигнапа соецинен с вторым информационным входом сумматоров второго и третьего бпоков воспроизвецения сигнапов.

1 1 072

Изобретение относится к измерению характеристик случайных пропессов и предназначено для оперативного определения корреляпионной функции текущего стационарного случайного пропесса.

Известен цифровой коррелятор, содержащий квантователи по уровню, на входы которых из блока памяти поступают сдвинутые на время задержки сигналы. Квантованные по уровню сигналы поступают ig через блок выборки во времени на блок умножения и далее на накапливающий счетчик 513

Недостатком этого устройства являет-. ся низкое быстродействие, l5

Наиболее близким по технической сущности к предлагаемому является цифровой коррелятор, содержащий блок памяти, вход которого подключен через блок записи к входу устройства, а выходы — к первым входам первого, второго и третьего блоков воспроизведения сигнала, к вторым входам которых параллельно подключены выходы генератора импульсов, первый выход первого блока воспроизведения сигна- gq ла последовательно подключен к первому входу сумматора, первому входу блока умножения и информапионному входу интегратора, к вторым входам сумматора и блока умножения подключены соответственно выходы второго и третьего блока воспроизведения сигнала. Причем каждый блок воспроизведения сигнала содержит блок опроса, сумматор, блок сравнения, первый и . второй счетчики (2 .

В известном устройстве объем обрабатываемых данных определяется разрядностью Н сумматора первого блока воспроизведения сигнала и равен 2, это обстоятельство не позволяет полностью обрабатывать выборки с произвольным, 40 не кратным степени 2, объемом, т,е. сужаются функпиональные воэможности цифрового коррелятора. Кроме того, устройство обладает аппаратурной избыточностью.

Цепь изобретения — расширение клас45 са решаемых задач.

Указанная пель достигается тем, что в цифровом корреляторе, содержащем блок записи, вход которого является входом коррелятора, а выход соединен свходом записи блока памяти, генератор импульсов, блок суммирования, выход которого соединен с первым входом блока умножения, выход которого подключен к информационному входу интегратора, выход которого является выходом коррелятора, блоки воспроизведения сигнала, каждый из которых содержит узел памяти и сумматор, выход

057 2 которого соединен с адресным входом узла памяти своего блока воспроизведения сигнала, информапионный вход узла памяти каждого блока воспроизведения сигнала соединен с соответствующим выходом группы выходов блока памяти, управляющий вход узла памяти и первый информапионный вход сумматора в каждом блоке воспроизведения сигнала объединены и подключены к выходу генератора импульсов, а информапионный выход узла памяти в каждом блоке воспроизведения сигнала подключен соответственно к первому и второму входам блока суммирования и к второму входу блока умножения коррелятора, при том первый блок воспроизведения сигнала содержит первую схему cpasнения, первый и второй счетчики, выходы которых подключены к соответствующим входам схемы сравнения, а выход первого счетчика дополнительно подключен к второму информационному входу сумматора первого блока воспроизвеаения сигнала, выход первой схемы сравнения первого блока воспроизведения сигнала подключен к управляющему входу сумматора и первому управляющему входу второго счетчика, второй управляющий вход которого объединен со счетным входом первого счетчика, а счетный вход второго счетчика объединен с первым информационным входом сумматора своего блока, первый блок воспроизведения сигнала содержит вторую схему сравнения и третий счетчик, выход которого подключен к первому входу второй схемы сравнения, второй вход которой соединен с выходом сумматора своего блока, а выход второй схемы сравнения подключен к счетным входам первого и третьего счетчиков своего блока и к управляющему входу интегратора, выход первой схемы сравнения первого блока воспроизведения сигнала соединен с управляющим входом сумматоров второго и третьего блоков воспроизведения сигнала, выход первого счетчика первого блока воспроизведения сигнала соединен с вторым информапионным входом сумматоров второго и третьего блоков воспроизведения сигнала, управляющий выход узла памяти каждого блока воспроизведения сигнала подключен к соответствующему адресному входу блока памяти.

На фиг. 1 представлена структурная схема цифрового коррелятора; на фиг. 2— структурная схема первого блока воспроизведения; на фиг. 3 — структурная схема второго и третьего блоков воспроизведения.

3 10720

Входом устройства явпяется axon блока 1 записи, выход которого подкпючен к информационному входу бпока 2 памяти.

Выходы бпока 2 памяти подкпючены к первым входам бпоков 3-5 воспроизведения, к вторым входам которых подкпючен выход генератора 6 импупьсов. Первый выход первого бпока 3 воспроизведения. поспедоватепьно подключен к первому входу сумматора 7, первому входу бпока 8 ум- 10 ножения и информационному входу интегратора 9. K вторым входам сумматора 7 и бпока 8 умножения подкпючены соответственно первые выходы второго и третьего бпоков 4 и 5 воспроизведения, третий и четвертый входы каждого иэ которых подкпючены соответственно к третьему и четвертому выходам первого бпока 3 воспроизведения, пятый выход которого соединен с управпяюшим входом интегратора 9. Второ рые выходы первого, второго и третьего бпоков 3,4 и 5 воспроизведения подкпючены соответственно к второму, третьему и четвертому адресным входам бпока 2 памяти. Выход 10 интегратора 9 явпяет- 25 ся выходом устройства.

Первый бпок 3 воспроизведения сигнапа (фиг. 2) содержит узеп 11. памяти, сумматор 12, первую схему 13 сравнения, первый 14 и второй 15 счетчики, вторую 3О схему 16 сравнения и реверсивный счетчик 17.

Информационный вход и первый выход уэпа 11 памяти являются соответственно первым входом 18 и первым выходом 19 3; первого бпока 3 воспроизведения сигнапа.

К адресному входу бпока 11 памяти подкпючен выход сумматора 12, первый информационный выход которого соединен с вторым входом первого бпока 3 воспроиз- аа ведения сигнапа, второй выход которого подкпючен к второму выходу уэпа 11 памяти. Третий выход бпока 3 воспроизведения сигнапа, соединенный с выходом первого счетчика 14, подкпючен к вторс - ° 5 му информационному входу сумматора 12 и к первому входу первой схемы 13 сравнения. Второй вход схемы 13 сравнения подкпючен к выходу второго счетчика 15, а выход схемы 13 сравнения, соединен- SC ный с четвертым выходом первого бпока

3 воспроизведения сигнапа, подкпючен к первому управпяюшему выходу второго счетчика 15. Счетный вход второго счетчика 15 соединен с управпяющим входом узпа 11 памяти и первым информационным входом сумматора 12, выход которого подкпючен к первому входу второй схе» мы 16 сравнения, второй вход которой

2 0дкпючеН к выходу реверсивного счетчика 17, а выход, соединенный с пятым выходом первого блока 3 воспроизведения сигнапа - к счетным входам реверсивного счетчика 1 7, первого счетчика 14 и к второму управпяюшему входу второго счет чика 15. Выход первой схемы 13 сравнения подкпючен к уцравпяющему входу сумм атора 1 2.

Второй и третий бпоки 4 и 5 воспроюведения сигнала содержат узеп 11 памяти и сумматор 12.

Устройство работает спедуюшим образом.

Бпок 1 записи осуществляет дискретизацию во времени входного сигнапа и передачу в бпок 2 памяти заданного объема выборки М, причем N - произвопьное чисдо, не превышающее по вепичине объем памяти бпока 2 памяти. Бноки 3-5 воспроизведения сигнапа осушествпяют воспроизведение заданной поспедоватепьности сигнапов из бпока 2 памяти и передачу их на соответствующие входы сумматора 7 и бпока 8 умножения. На вход интегратора 9 поспе каждого цикпа воспроизведения поступает сигнал, опредепяемый в соответствии с выражением ( (г)-Х (Х + X ) (1)

rQe 2 - номер цикпа воспроизведения; — номер воспроизводимой копии, равныйномеру ординаты оценки коррепяционной функции;

Х,Х,К„- значения сигнапов, выбранных блоками 3-5 воспроизведения;

k,e,и - текущие значения адресов выбранных сигнапов, причем при

2 = 0 имеем

К=23+ 1; (2) .)+ 1

В интеграторе 9 происходит усреднение сигнапа К > (Z) за время воспроизl ведения одной копии, т.е. где С-коэффициент передачи интегратора

9, который управпяется сигнапом с пятого выхода бпока 3 воспроизведения;

N 1- максимапьное число никпов при воспроизведении одной копии. .Можно показать, что (3) является оценкой коррепяционной функции.

10720, >7

Таким образом, на выходе устройства формируется текушее значение оценки корреляционной функции.

В исходном состоянии, т.е. перед начапом воспроизведения первой копии, в 5 счетчик 1 4- первого блока 3 воспроизведения (обозначим его соцержимое через j ), в счетчике 1 5 (обозначим его содержимое через rn), в сумматоре 12 (обозначим его содержимое через к) записан О, т.е, j=О;

= О . ()

k = 0.

В реверсивный счетчик 17 (обозначим

его содержимое через n ) занесен объем

1 выборки М, При поступлении на вход очередного импульса в счетчик 15 и сумматор 12 заносится + 1, т.е.

20 (5)

При срабатывании схемы 13 сравнения, т.е. npapig, h счетчике 15 устанавливается О, а в сумматоре 12 — содержимое счетчика 14. Слецоватепьно, содержимое сумматора 12 при rn= j изменяется в соответствии с выражением

W =4+ + 1. (6)

Выхоц сумматора 12 поцкпючен к вто- 30 рому входу узла ll памяти, на вход 18 которого поступают сигналы из блока 2 памяти в соответствии с содержимым сумматора 12.

По сигналу с генератора 6 импульсов, поступаюшему на управпяюший вход адресного регистра, содержимое сумматора 12, явпяюшееся адресом, записывается в узел 11 памяти, по адресному входу и с выхода передается:из узла l1 памяти в 40 блок 2 памяти, из которого в соответствии с этим адресом считывается операнц, по входу записываюшийся в узел ll памяти и выставляемый на выход.

В схеме 16 сравнения происходит сравнение содержимого сумматора 12 реверсивного счетчика 17. При к= п сигнал t с выхоаа узла 16 сравнения поступает на вхоц счетчика 14 и изменяет его со50 аержимое на + 1, на вхоц счетчика 15, устанавливая его в 0, и на вычитаюший вход реверсивнот о счетчика 17, изменяя

его содержимое на -1, а также через выхоц блока 3 воспроизведения — на управпяюший вход интегратора. В сумматор 12 при этом из счетчика 14 заносится его удвоенное содержимое, т.е. перец началом воснроиэв .пения следуюшей копии

K=2 + 1.Так как выход счетчика 14 и выход схемы 13 сравнения первого блока 3 воспроизведения сигнала через его выход и подключены соответственно к вторым и третьим входам сумматора 12 (фиг. 2) блоков 4 и 5 воспроизведения, их соцержимое изменяется аналогично со-. держимому сумматора 12, Исключение составляет тот факт, что при срабатывании схемы 16 сравнения в сумматор блока 4 воспроизвецения сигнала заносится

j в сумматор блока 5 воспроизведения сигнала + 1, т.е.

e= у+ 1; (p)

И= 1.

Техническая реализация устройства может быть осуществлена с использованием элементов цифровой вычислительной ники. Блок 1 записи представляет собой аналого-цифровой преобразователь, блок 2 памяти является запоминаюшим устройством с перезаписью и может быть выполнен на магнитных сердечниках ипи попупроводниках. Блок 8 умножения, сумматор

7, генератор 6 импульсов, сумматор 12, схемы 13 и 16 сравнения, счетчики 14, 15 и 17, узел 11 памяти могут быть выполнены на интегральных схемах, В интеграторе 9 предусмотрена возможность регулирования коэффициента переаачи по управляющему вхоцу. Реверсивный счетчик

17 работает на вычитание. Объем блока 2 памяти определяется необходимым копичеством фиксированных отсчетов анализируемого стационарного случайного процесса. Разрядность блока 1 записи, бпока 2 памяти, блоков 3 — 5 воспроизведения сигнала, сумматора 7, блока 8 умножения, интегратора 9 определяется исхоця из требований к устройству по точности и быстродействию.

Использование новых элементов — дополнительного блока сравнения и реверсивного счетчика - делает возможной обработку сигналов с произвольным объемом выборки.N в пределах емкости блока памяти, т.е. расширяет функциональные возможности предлагаемого устройства по сравнению с прототипом. Кроме того, отсутствие как во втором, так и в третьем блоках воспроизведения предлагаемого устройства узла сравнения и цвух счетчик ов, имеюших мест о в аналогичных блоках прототипа, и наличие новых связей, упрошает структуру устрой ства.

1072057

1072057

Составитепь А.Иванова

Редактор Л.фипь Текрец М.Надь Корректор А.Тяско

Заказ 1648 Тираж 699 Подписное

ВНИИПИ Государственного комитета СССР по девам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Фипиап ППП Патент", r. Ужгород, уп. Проектная, 4