Цифровой фазометр

 

ЦИФРОВОЙ ФАЗОМЕТР, содержащий два формирователя,входы которых соединеныс первым и вторым входами цифрового фазометра, элемент совпадений, генератор квантующих импульсов , делитель частоты и первый триггер, вход которого подключен к входу запуска фазометра, а выход к первому входу элемента совпадений, отличающийся тем, что, с целью повышения точности измерения фазовых сдвигов сигналов, в него введены арифметический блок, первый, второй, третий и четвертый запоминающие регистры, первый и второй коммутаторы , выходы которых соединены соответственно с первым и вторым входами арифметического блока, реверсный счетчик, второй делитель частоты, первый, второй и третий элементы ИЛИ, второй и третий триггеры , первый, второй и третий элементы задержки, причем выход генератора квантующих импульсов соединен с входом делителя частоты, выходы разрядов которого подключены к сигнальным входам первого и второго запоминающих регистров, выход первого формирователя соединен с управляющим входом первого запоминающего регистра, выход второго формирователя подключен к управляющему входу второго запоминающего регистра, к .входу установки в О второго де;лителя частоты и к входу первого элемента задержки, выходом соединенного с входом установки в О первого триггера, вторым входом элемента совпадений, входом второго элемента задержки, управляющим входом третьего запоминающего регистра и первым входом первого элемента ИЛИ, выход которого подключен к входу второго делителя частоты, соединенного выходом с управляющими входами первого и второго коммутаторов, первые входы которых подключены к выходам первого и второго запоминающих регистров, при этом второй и третий входы первого кЬммутатора соединены с выходом четвертого запоминающего регистра и выходом цифрового фазометра, второй вход второго ком (Л мутатора подключен к выходу третьего запоминающего регистра, вход которого соединен с первым выходом арифметического блока и входом чет вертого запоминающего регистра, второй -выход арифметического блока подключен к управляющему входу реверсивного счетчика, счетный вход которого сЪединен с выходом второго элемента задержки и вторым дом первого элемента ИЛИ, вход предустановки реверсивного счетчика подСП ключен к выходу второго элемента ИЛИ; к управляющему входу четвертого за-,, поминающего регистра и к входам ус00 тановки в О второго и третьего триггеров, входы которых соединены с выходами соответственно переноса и заема реверсивного счетчика, выход третьего триггера подключен к одному входу третьего элемента ИЛИ, другой вход которого соединен с выходом второго триггера и выходом арифметического блока, а выход - с третьим входом второго коммутатора и входом третьего элемента задержки, выход третьего элемента задержки подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом элемента совпадений.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

3(5И q 01 )(25/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMV СВИДЕТЕЛЬС ВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3487390/18-21 (22) 31.08.82 (46) 23 ° 02.84. Бюл, Р 7 (72) С.М .Маевский, Е.,К .Батуревич и A.Ñ.Ìèëêîâñêèé (53) 621. 317,77 (088.8) (56) 1. Смирнов П,Т, Цифровые фазометры, Л,, Энергия, 1974, с. 33 (*рототип):, (54) (57) ЦИФРОВОИ ФАЗОМЕТР, содержащий два формирователя, входы которых соединены с первым и вторым входами цифрового фазометра, элемент совпадений, генератор квантующих импульсов, делитель частоты и первый триггер, вход которого подключен к входу запуска фазометра, а выход к первому входу элемента совпадений, отличающийся тем, что, с целью повышения точности измерения фазовых сдвигов сигналов, в него введены арифметический блок, первый, второй, третий и четнертый запоминающие регистры, первый и второй коммутаторы, выходы которых соединены соответственно с первым и вторым входами арифметического блок а, реверсный счетчик, второй делитель частоты, первый, второй и третий элементы ИЛИ, второй и третий триггеры, первый, второй и третий элементы задержки, причем выход генератора квантующих импульсов соединен с входом делителя частоты, выходы разрядов которого подключены к сигнальным входам первого и нторого запоминающих регистров, выход первого формиронателя соединен с управляющим входом первого запоминающего регистра, выход второго формирователя подключен к управляющему входу второго запоминающего регистра, к, входу устанонки в 0 второго де лителя частоты и к входу первого (19) SU (Ill А элемента з адержки, выходом соедин енного с входом установки в 0 первого триггера, вторым входом элемента совпадений, входом второго элемента задержки, управляющим входом третьего запоминающего регистра и первым входом первого элемента ИЛИ, выход которого подключен к входу второго делителя частоты, соединенного выходом с управляющими входами первого и второго коммутаторон, первые входы которых подключены к выходам первого и второго запоминающих регистров, при этом второй и третий входы перного кЬммутатора соединены с выходом четвертого запоминающего регистра и выходом цифрового щ

С фазометра, второй вход второго коммутатора подключен к выходу третьего запоминающего регистра, вход которого соединен с первым выходом арифметического блока и входом четвертого запоминающего регистра, второй выход арифметического блока подключен к управляющему входу реверсивного счетчика, счетный вход iaaaL которого соединен с выходом второго элемента задержки и вторым входом первого элемента ИЛИ, вход предустановки реверсивного счетчика под= д ключен к выходу второго элемеита ИЛИ, к управляющему входу четвертого за в .) поминающего регистра и к входам установки в 0 . второго и третьего триггеров, входы которых соединены с выходами соответственно переноса и заема реверсивного счетчика, выход

t третьего триггера подключен к одному входу третьего элемента ИЛИ, другой ) вход которого соединен с выходом второго триггера и выходом арифметического блока, а выход — с третьим входом нторого коммутатора и входом трет ьего зле мен та з адержки, выход третьего элемента з адержки подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом элемента совпадений.

1075187

Изобретение относится к измерительной технике и может быть использовано для измерения фазового сдвига непрерывных радиосигналов.

Наиболее близким к предлагаемому является цифровой фаэометр, содержащий два формирователя, первый и второй триггеры, первый и второй элементы совпадений, генератор квантующих импульсов, счетчик импульсов и делитель частоты, причем входы формирователей соединены с входами фазометра, а их выходы — с соответствующими управляющими входами перво-го триггера, выход которого подключен к входу первого элемента совпа- 15 дений, выход второго элемента совпадений соединен с входом делителя частоты и с вторым входом первого элемента совпадений, выход которого подключен к входу счетчика импуль- 0 сов, выход генератора квантующих импульсов соединен с первым входом второго элемента совпадений, второй вход которого подключен к выходу второго триггера, выход делителя 25 частоты соединен с первым входом второго триггера, второй вход которого подключен к входу з апуска фазометра и к входу установки в О счетчика импульсов (lj .

Недостатком известного цифрового фазометра является недостаточно высокая точность измерения фазовых сдвигов сигналов. Это обусловлено тем, что он имеет большое значение систематической погрешности от шумов,з5 вызванной разрывностью фазовой характеристики — соответствием нулевого фазового сдвига фазовому сдвигу, равному 360, Систематическая погрешность от шумов, вызванная разрыв- 40 ностью фазовой характеристики, возникает в результате усреднения значений отсчетов фазового сдвига, лежащих в области разрыва фазовой характеристики, При этом среднее значение измеряемого фазового сдвига определяемое, например, по двум близким значениям, равным 359 и 1 оказывается равным

359 +1 50

О ср- 180

Сост авляюшая по грешн ости измерения фазового сдвига, обусловленная разрывностью фазовой характеристики и данном случае составляет 180 °

Цель изобретения — повышение точности измерения фазовых сдвигов сигналов.

Поставленная цель достигается 60 тем, что в цифровой фазометр, содержащий два формирователя, входы которых соединены с соответствующими входами цифрового фазометра, элемент совпадений, генератор квантующих импульсов, делитель частоты и первый триггер, вход которого подключен к входу запуска фазометра, а выход к первому входу элемента совпадений, введены арифметический блок, первый, второй, третий и четвертый запоминающие регистры, первый и второй коммутаторы, выходы которых соединены соответственно с первым и вторым входами арифметического блока, реверсивный счетчик, второй делитель частоты, первый, второй и третий элемент ИЛИ, второй и третий триггеры, первый, второй и третий элементы з адержки, причем выход ген ер атор а квантующих импульсов соединен с входом делителя частоты, выходы разрядов которого подключены к сигнальным входам первого и второго запомин ающе го ре ги с тр ов, выход перв о го формирователя соединен с управляющим входом первого з апоминающего регистра, выход второго формирователя подключен к управляющему входу второго запоминающего регистра, к входу установки в 0 второго делителя частоты и к входу первого элемента задержки, выход которого соединен с входом установки в 0 первого триггера, вторым входом элемента совпадений, входом второго элемента задержки, управляющим входом третьего запоминающего регистра и первым входом первого элемента ИЛИ, выход которого подключен к входу второго делителя частоты, выходы которого соединены с управляющими входами первого и второго коммутаторов, первые входы которых подключены к выходам первого и второго запоминающих регистров, при этом второй и третий входы первого коммутатора соединены с с выходом четвертого запоминающего регистра и выходом цифрового фазометра, второй вход второго коммут атор а подключен к выходу трет ьего з апоминающего регистра, вход которого соединен с первым выходом арифметического блока и входом четвертого запоминающего регистра, второй выход арифметического блока подключен к управляющему входу реверсивного счетчика, счетный вход которого соединен с выходом второго элемента задержки и вторым входом первого элемента

ИЛИ, вход предустановки реверсивного счетчика подключен к выходу второго элемента ИЛИ, к управляющему входу четвертого запоминающего регистра и к входам установки в 0 второго и третьего триггеров, входы которых соединены с выходами соответственно переноса и заема реверсивного счетчика, выход третьего триггера подключен к одному входу третьего элемента ИЛИ, другой вход которого соединен с выходом второго триггера и выходом арифметического блока, а

1075 187 выход — с третьим входом второго коммутатора и входом третьего элемента задержки, выход третьего элемента задержки подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом элемента совпадений, Первое значение фазового свдига заносят в выходной запоминающий регистр, Последующие отсчеты фазового сдвига сравнивают со значением, хра- О нящимся в выходном регистре, и накапливают информацию о разности количеств отклонений разных знаков последующих значений фазовых сдвигов относительно значения, хранящегося в 15 выходном регистре, При превышении значением указанной разности некоторого заданного числа значение, хранящиеся в выходном регистре, корректируют в сторону уменьшения разности 2О сравниваемых значений фазовых сдвигов.

Таким образом, в предлагаемом цифровом фаэометре среднее значение измеряемого фазового сдвига сигналов получают путем запоминания одного иэ текущих значений фазового сдвига и коррекции его до получения значения, при котором знаки отклонений от него последующих значений фазовых сдвигов станут равновероятными.

При этом для определения среднего значения измеряемого фазового сдвига сигналов не используют суммирование значений фазовых сдвигов, приводящее в противопоставляемом цифровом З5 фазометре к систематической погрешности от шумов, обусловленной разрывностью фазовой характеристики, Поэтому указанная составляющая погрешности измерения в предложенном уст- 40 ройстве отсутствует, что обуславливает его более высокую точность, На чертеже приведена структурная схема устройства. 45

Цифровой фазометр содержит первый триггер 1, формирователи 2 и 3, первый элемент ИЛИ 4, элемент 5 совпадений, первый элемент 6 задержки, второй делитель 7 частоты, второй элемент 8 задержки, второй элемент

ИЛИ 9, первый коммутатор 10, первый запоминающий регистр 11, генератор

12 квантующих импульсов, четвертый запоминающий регистр 13, третий запоминающий регистр 14, арифметический блок 15, второй коммутатор 16, второй запоминающий регистр 17, первый делитель 18 частоты, второй триггер 19, реверсивный счетчик 20, третий элемент 21 ИЛИ, третий эле- 60 мент 22 задержки и третий триггер 23, причем входы цифрового Фазометра подключены к входам соответственно первого и второго формирователей, выход первого формирователя 3 соединен с управляющим входом первого запоминающего регистра 11, выход генератора 12 квантующих импульсов подключен к входу делителя 18 частоты, выходы разрядов которого соединены с сигнальным входами первого и второго з апоминающих регистров 11 и 17, выход второго формирователя 2 подключен к входу установки в 0 делителя 7 частоты, управляющему входу второго э апоминающего регистра 17 и входу первого элемента 6 задержки, выход которого соединен со входом установки в 0 первого триггера 1, вторым входом элемента 5 совпадений, управляющим входом третьего запоминающего регистра 14, входом второго элемента 8 задержки и первым входом первого элемента 4 ИЛИ, выход второго элемента 8 задержки подключен к счетному входу реверсивного счетчика 20 и второму входу первого элемента 4 ИЛИ, выход которого соединен с входом делителя 7 частоты, выходы первого и второго запоминающего регистров 11 и 17 подключены к первым входам соответственно первого и второго коммутаторов 10 и 16, управляющие входы которых соединены с выходами делителя 7 частоты, выходы первого и второго коммутаторов 10 и 16 подключены соответственно к первому и второму входам арифметического блока 15, первый выход которого соединен с входами четверторого и второго запоминающих регистров 13 и 17, выход третьего запоминающего регистра 14 подключен к второму входу второго коммутатора 16, выход четвертого запоминающего регистра 13, являющийся выходом цифрового фазометра, соединен с вторым и третьим входами первого коммутатора 10, вход запуска цифрового фазометра подключен к входу первого триггера 1, выход которого соединен с первым входом элемента 5 совпадений, выход которого подключен к второму входу второго элемента 9 ИЛИ, выход которого соединен с управляющим вхо:дом четвертого запоминающего регистра 13, входом предустановки реверсивного счетчика 20 и входами установки в 0 второго и третьего триггеров 19 и 23, второй выход арифметического блока подключен к управляющему входу реверсивного счетчика 20, выходы переноса и заема которого соединены с входами соответственно второго и третьего триггеров 19 и 23, выход второго триггера 13 подключен к управляющему входу арифметического блока 15 и к одному входу третьего элемента 21 ИЛИ, другой вход которого соединен с выходом третьего триггера 23, выход третьего элемента 21 ИЛИ подключен ,к третьему входу второго коммутато1075187 ра 16 и к входу третьего элемента

22 задержки, выход которого соединен с первым входом второго элемента 9

ИЛИ, Устройство работает следующим 5 образом, Формирователи 2 и 3 производят короткие импульсы в моменты перехода исследуемых сигналов через нулевое значение, например, иэ области отрицательных значений в область положительных значений, Полученные короткие импульсы поступают на управляющие входы первого и второго запоминающих регистров 11 и 17 и осуществляют перепись в них значений кодов делителя 18 частоты, заполняемого импульсами генератора 12. Период заполнения делителя 18 частоты устанавливают равным периоду исследуемых сигналов, поэтому каждому мгновенно-. му значению фазы исследуемого сигнала соответствует определенное значение кода делителя 18 частоты. Короткий импульс с выхода второго формиронателя 2 устанавливает н нулевое 25 состояние делитель 7 частоты, выходной код которого поступает на управляющие входы первого и второго коммутаторон 10 и 16 и подключает к их ныходам первые входы, При этом запом-3О кенные первым и вторым запоминающими регистрами 11 и 17 значения кодов поступают через первый и второй коммутаторы 10 и 16 на нходы арифметического блока 15, нычисляющего их разность, соответствующую измеряемому фазовому сдвигу.

Цифровой фазометр предназначен для измерения фазовых сдвигов сигналов фиксированнйй частоты, равной частоте заполнения делителя 18 частоты, Работа в широком диапазоне частот может быть обеспечена известными методами, например переносом измеряемого фазового сдвига сигналов с любой частоты диапазона на Фиксированную частоту с помощью преобраэонания частоты. Поддержание равенстна частоты преобразованных сигналов частоте заполнения делителя частоты может быть достигнуто при помощи 50 частотной и фаэовой антоподстройки частоты сигнала гетеродина, 1 ге

Внешним сигналом Запуск 114рвый триггер устанавливают в состояние логической единицы.

Короткий выходной импульс второго формирователя 2 задерживается первым элементом 6 задержки на время, равное времени прохождения сигналов от входов коммутаторов до выходов ариф- 60 метического блока 15, проходит через открытый выходным сигналом перного триггера 1 элемент 5 совпадений и через нторой элемент 9 ИЛИ на управляющий вход четвертого запоминаю- 65 щего регистра и осуществляет перепись и него выходного кода арифметического блока 15, соответствующего значению измеряемого Фаэоного сдвига, а также установку в нулевое со.стояние нторого и третьего триггеров и установку в реверсивном счетчике 20 кода N /2, соответствующего половине его емкости . Короткий импульс с выхода первого элемента задержки осуществляет также установку в исходное нулевое состояние первого триггера, перепись кода арифметического блока 15 в третий запоминающий регистр, а также проходит через первый элемент 4 ИЛИ на вход второго делителя 7 частоты. Изменившийся при этом код второго делителя частоты подключает выходы коммутаторов к их вторым входам. При этом арифметический блок 15 вычисляет разность значений кодов, поступающих на его входы с выходов третьего и четвертого запоминающих регистров через второй и первый коммутаторы соответственно, В данном такте работы арифметический блок 15 используют как устройство сравнения значения Фазового сдвига Ч э.. . записанного н четвертом (ныходном) запоминающем регистре 13 с последующим (текущим) значением фазового сдвига вычисленным арифметическим блоком 15 и записанным в третьем запоминающем регистре 13 °

При значении разности сравниваемых фазовых сдвигов Ьч = Ц „- > р с второго выхода арифметического блока 15 на управляющий вход реверсивного счетчика поступает потенциал, при котором реверсивный счетчик работает н режиме суммирования, Если значение Ьф =q,» -q а, на втором выходе арифметического блока 15 формируется инверсный сигнал, переключающий реверсивный счетчик н режим вычитания.

Содержащиеся но входных сигналах шумы, а также собственные аппаратурные шумы цифрового фазометра приводят к .флуктуациям переходов исследуемых сигналон через нулевое значение.

Поэтому при неизменном значении измеряемого фазового сдвига измеренные н каждом периоде исследуемых сигналов значения фазового сдвига соответствуют случайным числам, распределенным, как правило, по нормальному закону и характеризующимся средним значениям и дисперсией, Если значение кода, записанного н четвертый запоминающий регистр 1, окажется равным среднему значению 9 измеряемого фазового сдвига, то отклонения последующих значений фазовых сдвигов в сторону больших или меньших значений относительно среднего

3075187 значения будут иметь равную вероятность. При этом разность значений кодов, записанных в третий и четвертый запоминающие регистры 14, 13, также с равной вероятностью будут иметь значения йq > (или aq < и

Так, если значения фазовых сдвигов, записываемых в третий запоминающий регистр 14, равны q - 1 или g Ag где щ и, то значеиие разности кодов четвертого и третьего регистров 13 10 и 14 составит соответственно

q-(y- ц> ь с ii ию-(qE 5()=-h(f -î-ь =2п.hg>u, так как емкость арифметического блока 15 соответствует 2К

В рассмотренном случае равноверо- )5 ятных отклонений значений фазовых сдвигов, записываемых в третий запоминающий регистр 14, от значения, записанного четвертый запоминающий регистр 13 со второго вы- 70 хода арифметического блока 15 на

,управляющий вход реверсивного счетчика 20, с равной вероятностью будут поступать сигналы логического 0 и логической 1, 25

Короткий импульс с выхода первого элемента б задержки, задержанный вторым элементом 8 задержки на время, равное времени прохождения сигналов от входов коммутаторов до выходов арифметического блока 15, поступает на счетный вход реверсивного счетчика 20 и через первый элемент

4 ИЛИ на вход делителя 7 частоты.

Изменившийся при этом код делителя 7 частоты подключает выходы первого и второго коммутаторов 10 и 16 к их третьим входам, Количества импуль-, сов, сосчитанных реверсивным счетчиком 20 в режимах суммирования и вычитани я будут равны при выборе достат 40 точно большого значения емкости М реверсивного счетчика, Поэтому сигналы на выходах переноса и заема реверсивного счетчика будут отсутствовать. 45

Если значение фазового сдвига, записанное в четвертом запоминающем регистре 13, не равно его среднему значению, то количества импульсов, сосчитанных реверсивным счетчиком 20 50 в режимах суммирования и вычитания,будут неравномерны, что приведет к появлению импульсов на выходе переноса или заема и опрокидыванию соответственно второго или третьего триггера.

Сигнал логической 1 с выхода второго или третьего триггера 19 или 23 проходит через третий элемент

21 ИЛИ и поступает на третий вход второго коммутатора 16. Указанный 60 сигнал обеспечивает появление на выходе коммутатора 16 кода, соответствующего значению приращения фазового сдвига, на которое предусмотрено производить коррекцию результата, хранящегося н четвертом регистре 13.

Знак коррекции определяется состоянием триггера 19, выходной сигнал которого поступает на управляющий вход блока 15 и задает операцию суммирования или вычитания, Блок 15 вычисляет при этом сумму или разность значения выходного кода запоминающего регистра 13 и значения корректирующего кода. Сигнал с выхода третьего элемента 21 ИЛИ задерживается элементом 22 задержки на время, равное времени прохождения сигналов от входов коммутатора до выхода арифмети— ческого блока, проходит через второй элемент 9 ИЛИ и осуществляет перепись выходного сигнала блока 15 в запоминающий регистр 13, а также установку в счетчике 20 кода предустановки LI/2 и установку в нулевое состояние триггеров 19 и 23.

И в дальнейшем в течение каждого периода исследуемых сигналов определяют текущее значение их фазового сдвига, находят знак его отклонения от значени я, хранящегося в выходном регистре, и накапливают при помощи реверсивного счетчика информацию о разности количеств указанных отклонений разных знаков . При превышении значением разности количеств откло- нений разных знаков числа Й/2 значение результата, хранящееся в четвертом регистре, корректируют при помощи арифметического блока на определен ное значение в сторону уменьшения разности сравниваемых значений фазовых сдвигов. Таким образом, значение кода в четвертом регистре отслеживает среднее значение измеряемрго фазового сдвига.

Таким образом, благодаря применению в предложенном фазометре схемы отслеживания среднего значения фазового сдвига, включающей арифметический блок 15, третий и четвертый запогжнающие регистры 13, 14 и первый и второй коммутаторы 10 и 16, реверсивный счетчик 20, второй и третий триггеры 19 и 23, делитель 7 частоты, первый, второй и третий элементы 4, 9 и 21 ИЛИ, исключена присущая противоставляемому фазометру систематическая составляющая погрешности от шумов, обусловленная разрывностью фаз фазовой характеристики. Этим обусловлено значительное повышение точности измерения предложенным фазометром фазовых сдвигов сигналов в диапазоне значений 0-2 Р, Техническим преимуществом предлагаемого цифрового фазометра перед базовым образцом, в качестве которого принят серийный цифровой фаэометр Ф2-16, является более высокая точность измерения фазовых сдвигов сигналов, Недостаточно высокая точ1О

1075187

Составитель A. Старостина

Редактор С, Патрушева Техред A. Бабинец Корректор М.Шароши

Заказ 49 3/39 Тираж 711 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 о

Филиал ППП Патент, г,ужгород, ул,Проектная, 4 ность измерения фазовых сдвигов сигналов цифровым фазометром Ф2-16 обусловлена наличием в нем значительной систематической погрешности от шумов, вызванной раэрывностью фазевой характеристики, Более высокая точность измерения фазовых сдвигов сигналов предложенным устройством достигнута благодаря устранению указанной составляющей погрешности измерения фазометра

Ф2-16.