Оперативное запоминающее устройство

 

1. ОПЕРАТИВНОЕ ЗАПОМИ- НАЮЩЕЕ УСТРОЙСТВО,содержашее оперативный наксягатепь, адресные входы которогд подключены к выходам мультиплексора ащзесов, одни информационные вхоаы которсаго подключены к выходам регистра адреса и к адресным входам буферного накопителя , выходы которого подключены к одним информационным входам регистра данных, другие информационные входы регистра данных подключены к выходам оперативного накопителя, .управляющие входы которого подключены к соответствукопим выходам пе рвого блока управления, другие информационные входы мультиплексора адресов подключены к выходам группы первого блока управления, первый н второй входы которого являются соответствующими управляющими входами устройства, информационные входы регистра являются соответствующими входами устройства , один вход буферного накопителя подключен к первому выходу второго блока управления, второй выход которого подключен к первому управляющему входу регистра данных, первый вхьд второго блока управления подключен к соответствующему выходу первого блока управления, втооой управляющий вход регистра данных под ,клю.чен к соответствующему ыходу первого блока управления, выход регистра данных является информационным выходом устройства, отличающееся тем, что, с целью повышения быстродействия , устройство содержит третий блок управлния, мультиплексор данных и элемент ИЛИ, входы которого подключены к соответствующим входам регист1)а адреса, первый выхоц элемента ИЛИ подключен к третьему входу регистра данных и к первому входу третьего блока управления, второй выход элемента ИЛИ подключен к четвертому входу регистра данных, к второ§ му входу третьего блока управления, к третьему входу первого блока управления (/) и к второму входу второго блока управления , третий вход второго блока управС ления подключен к первому выходу третьего блока управления, второй выход которого подключен к соответствующему входу первого блока управления, третий вход третьего блока управления подключен к первому входу первого блока управления, четвертый, пятый, шестой и седьмой 00 00 входы третьего блока управления подключены к соответствующим выходам первого о блока управления, одни информационные 0 входы мультиплексора данных подключео ны к выходам регистра данных, другие информационные входы мультиплексора данных являются информационными входами устройства, управляющий вход мультиплексора данных является третьим управляющим входом устройства, выходы мультиплексора данных подключены к И1 формационным входам оперативного и буферного накопителей. 2. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что третий блок уп

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

09) (И)

3@0 11 С 9/06

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (2 1) 353 75 98/ 18-24 (22) 13. 12. 82 (46) 23.04.84.Вюл. Ж 15 (72) В.И.Шишкин и Ю.A.Kà÷rMrîs (53) 681.3,27.6(088.8) (56) 1, Журавлев Ю.П., Акиньшин Ю.С.

Системное проектирование памяти UBN.

М., Советское радио", 1976, с.88-100.

2. Майоров С.А., Новиков Г.И..

Структура электронных вычислительных машин. Л., Машиностроение, 1979, с, 358-363,. (54) (») 1; ОПЕРАТИВНОЕ 3АПОМИ» .

НАЮШЕЕ УСТРОЙСТВО,содержашее оперативный накопитель, адресные входы которого подключены к выходам мультиплексора адресов, одни информационные входы которого подключены к выходам регистра адреса и к ааресным входам буферного накопителя, выходы которого подключены к одним йнформационным входам регистра данных, другие информационные входы регистра данных подключены к выходам оперативного накопителя, управляющие входы которого подключены к соответствующим выходам первого блока управления, другие информационные входы мультиплексора адресов подкпючены к выходам группы первого блока управления, первый и второй входы которого являкл ся соответствую. шими управлякхцими входами устройства, информационные входы регистра адреса являются соответствующими входамй устройства, один вход буферного накопителя подключен к первому выходу второго блока управления, второй выход которого подключен к первому управлякицему входу регистра данных, первый вход второго блока управления подключен к соответствующему выходу первого блока управления, втопой управлякеций вход регистра данных под, ключен к соответствукпцему ыходу пер ваго блока управления, выход регистра данных является информационным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, устройство содержит третий блок уцравлния, мультиплексор данных и элемент

ИЛИ, входы которого подключены к соответствующим входам регистра адреса, первый выкоц элемента ИЛИ подключен к третьему входу регистра данных и к первому входу третьего блока управления, второй выход элемента ИЛИ подключен к четвертому входу регистра данных, к второму входу третьего блока управления, к третьему входу первого блрка управления и к второму входу второго блока управления, третий вход второго блока управления подключен к первому выхоау третьего блока управления, второй выход которого подключен к соответствующему входу первого блока управления, третий вход третьего блока управления подключен к первому входу первого блока управления, четвертый, пятый, шестой и седьмой входы третьего блока управления подключены к соответствующим выходам первого блока управления, одни информационные входы мультиплексора данных подключены к выходам регистра данных, другие информационные входы мультиплексора данных являются информационными входами устроиства, управлякеций вход мультиплексора данных является третьим управляющим входом устройства, выходы мультиплексора данных подключены к информационным входам оперативного и буферього накопителей.

2. Устройство по п.1, о т л и ч аю щ е е с я тем, что третий блок уп1088066 равления содержит элементы И и элементы ИЛИ, выход первого из которых является первым выходом блока, выход второго элемента ИЛИ является вторым выходом блока, первый и второй входы второго элемента ИЛИ подключены к выходам соответственно первого и второго элементов И, первый вход первого элемента И является первым входом блока, первый и второй входы первого элемента ИЛИ подключены;к выходам соответственно. третьего и четвертого элементов И, первый вход третьего элемента подключен к первому входу четвертоИзобретение относится к цифровой вычислительной технике и может быть использовано для построения двухуровневой оперативной памяти с повышенным быс троцейс твием.

Известно оперативное запоминающее устройство, содержащее оперативный и, буферный накопитель, блоки адресации, регистры данных и блок управления 1 .

В качестве оперативных накопителей 1О используются МОП интегральные схемы динамической памяти, а в качестве буферного накопителя - биполярные схемы ста. тической памяти.

Недостатком данного устройства является его низкое быстродействие, вызванное необходимостью регенерации динамического накопителя.

Наиболее близким к изобретению является оперативное запоминающее устройство, содержащее оперативный накопитель, адресные входы которого подключены к выходам мультиплексора адресов, инфор- . мационные входы мультиплексора ацресов подключены к выхоцвм регистра ацрв gg са и к адресным входам буферного накопителя, выходы которого подключены к одним информационным входам регистра данных, другие информационные входы регистра цанных подключены к выходам .30 оперативного накопителя, управлякпгие входы которого подключены к соответст вующим выходам блока управления оперативным накопителем, другие ицформационные входы адресного мультиплексора подключены к выходам группы блока управления оперативным накопителем, пер- го элемента И и является вторым входом блока управления, второй вход третье го элемента И подключен к вторым входам четвертого и первого элементов И и является третьим входом блока управления, третий -вход четвертого элемента

И является четвертым вхоцом блока управления, первый вхоц второго элементов

И и третий вхоц третьего элемена И яв ляются соответственно пятым и шестым вхоцами блока управления, третий вхоц первого элемента И поцключен к второму ахоау второго элемента И и являет» ся сецьмым вхоцом блока управления. вый и второй Bxoghl Kotoporo являются соответствукицими уьтравляющими входаMR устройства, информационные входы адресного регистра являются адресными входами устройства, управляющий вход буферного накопителя подключен к первому выхоцу блока управления буферным накопителем, второй выход которого подключен к первому управляющему входу регистра информации, второй управляквций вход регистра информации подключен к соответствующему выходу блока управления оперативным накопителем, выход регистра информации является информационным выходом устройства Г23.

Опнако известное оперативное запоминающее устройство ймеет сравнительно невысокое эффективное быстродействие из-за большого времени цикла работы и ! необходимости регенерации информации в накопителе на динамических микросхемах.

МОП-структуры,, а также из-за труднос.тей увеличении доли обращений к быстродействующему буферному накопителю, которые связаны с необходимостью осущест» вления динамического распределения двинь х, выражающегося, в частности, в пере- - сортировке и обмене информации между уровнями памяти .. Кроме того, удлинение времени обращения происходит из-за временных. задержек, связанных с копированием данных с регистров одного уровня памяти на регистры другого уровня, поскольку регистры адресов (PA) и регистры информации (РИ) являются раздельными и включены в каскад.

i088066

Белью изобретения . является повы- шение быстродействия оперативного запоминающего устройства.

Поставленная цель достигается тем, что в оперативное запоминающее устрой- 5 ство, содержащее оперативный накопитель, адресные входы которого подключены к выходам адресного мультиплексора адресов, одни информационные входы мультиплексора; адресов подключены к выхо» дам регйстра адреса и к адресным входам буферного накопителя, выходы которого подключены к одним информационным входам регистра данных, другие информационные входы регистра данных подключе- > иы к выходам саеративного накопителя, управляющие входы которого подключены к соответствукацим выходам первого блока управления, другие информационные входы мультиплексора адресов подключены к выходам группы первого блока управления, первый и второй входы кстораго являются соответствующЬми управляющими входами устройства, информационные входы регистра адреса являются соот- ветствующими входами устройства, один вход буферного накопителя подключен к первому выходу второго бпока управления, второй выход которого подключен к первому унравляющему входу регистра 30 данных, первый вход второго блока управления подключен к соответствующему. выходу первого блока управления, второй управлякиций вход регистра данных подключен к соответствующему выходу первого блока управления, выход регистра данных является информационным выходом устройства, дополнительно введены третий блок управления, мультиплексор данных и элемент ИЛИ, входы которого 4О подключены к соответствующим входам регистра адреса, первый выход элемента ИЛИ подключен к третьему входу регистра данных и к первому входу треть: его блока управления, второй выход эле- 45 .маиа ИЛИ подключен к четвертому входу регистра данных, к второму вхо= ду третьего блока управления, к третьему входу первого блока -управления и к второму входу второго блока управления, gp третий вход второго блока управления подключен к первому выходу третьего блока управления, второй выход которо го подключен к соответствующему входу первого блока управления, третий вход третьего блока управления подключен к первому ехоау первого блока управл ния,четвертый, пятый, шестой и седьмой входы третьего блока управления подключены к соответствующим выходам первого блока управления, одни информационные входы мультиплексора данных подключены к выходам регистра данных, другие информационные входы мультиплексора данных являются информационными входами устройства, управляющий вход мульти% плексора данных является третьим; "управлякацим входом устройства, выходы мультиплексора данных подключены к информационным входам оперативного и буфер ного накопителей.

Кроме того, третий блок управления содержит элемеигы И и элементы ИЛИ, выход первого из которых является цервым выходом бпока управления, выход второго элемента ИЛИ является вторым выходом блока управления, первый и ито рой входы второго элемента ИЛИ подключены к выходам соответственно первого и второго элементов И, первый вход первого элемента И является первым входом блока, первый и второй входы перв

ro элеменга ИЛИ подключены к выходам соответственно третьего и четвертого элементов И, первый вход щетьего элемента подключен к первому входу четвертого эле мента И и является вторым входом блока управления, второй вход третьего элемента И подключен ко вторым входам четвертого и первого элементов И и является третьим входом блока управления, третий вход четвертого элемента И является четвертым входом блока управления, первый вход второго элемента И и третий вход третьего элеменга И являются соответственно пятым и шестым входами блока управления, третий вхоп первого,элемента И подключен ко второму входу второго элемента И и является седьмым входом блока управления.

Введенные изменения позволяют обеспечить совместную работу оперативного и буферного накопителей.

Это достигается тем, что в цикле ра« боты оперативного накопителя в части времени предварительного заряда по входу строба адреса строки или во время регенерации информации осуществляется обращение к буферноиу накопителюс Йрри этом в предлагаемой памяти используются особенности микросхем ОЗУ МОП-структуры . динамического типа, заключающиеся в следующем.

Время цикла работы микросхем, которым определяется время обращения к СЗУ, складывается из двух составляющих < A> н

1088066, где t <

1 ки (RA S ), которое необходимо дпя восстановления исходных потенциальных - 5 уровней исхемы перед последующим обрашением. Время 1 обычно составляет 7080 от времени Ф, . Оно характери зуется тем, что при записи в течение всего, а при считывании - большей части этого времени выход микрс схемы нахоЛ дится в состоянии высокого импеданса.

Временные параметры функционирования микросхем при считывании и записи таковы, что к моменту начала времени

Ф регистры адреса и данных могут бйть освобождены от считанной или записываемой информации (время выборки информации при считывании 1, примерно равно Ь я4 ).

Прн регенерации информации ра6о чие регистры адреса и данных не участвуют, так как она осуществляется в выпускаемых в настоящее время отечест венной промышленностью микросхемах от специальных внешних схем.

На фиг.1 представлена блок-схема предлагаемого оперативного запоминающего устройства; на фнг. 2 - временная

30 диаграмма основных сигналов, поясняющая совмещение работы обоих накопителей; на фиг.3-5 - электрическая принципиальнъя схема устройства.

Оперативное запоминающее устройство содержит буферный накопитель 1, блок З5

2 управления буферным накопителем, .оперативный накопитель 3 динамического типа; мультиппексор 4 адресов, блок

5 управлении оперативным накопителем, регистр 6 адреса, регистр 7 данных, 40 элемент ИЛИ 8, мультиплексор 9 данных и блок 10 управления совместной работы накопителей, управлякеций вход 11 (запись/чтение), выход 12 блока 5, выход 13 блока 2, информационные входы

14 устройства, выходы 15 регистра 7, управляющий вход 16 устройства, адрес= ные входы 17 устройства, входы 18 регистра 6, выходы 19 и 20 элемента 8, вход 21 блока 10, управляюшиф вход 50

22 устройства, вход 23 регистра 7, выходы 24 и 25 блока 5. выходы 26 регистра 6, адресные входы 27 накопителя 3, выходы 28 и 29 бпока 5, входы

30 блока 2, выходы 31 накопителя 1, выходы 32 накопителя 3, выходы 33 блока 2, выход 34, выходы 35 блока 5, вход 36 мультиплексора 9, вход 37 блока 5, входы 38 мультиплексора 9, информационные выходы 39 устройства, временный узел 40, элемент И 41, выход 42 блока 5, триггерный узел 43, триггер 44, выход триггера 44, элемент

И 46, временный узел 47, триггер 48, узел 49 регенерации, триггер 50, узел

5l управления, элемент И 52, выход

53 блока 10, триггер 54, элемент И 55, 1 элемент И 56 и триггер 57.

Возможны следующие режимы работы устройства: считывание ипи запись информации из (в) оперативного накопителя и запись нли считывание в (из) (буферный накопитель) до окончания цикла усч ройства, и регенерация информации в опе ратнвном накопителе и одновременное считывание или запись из (в) буферный н 8К Одитель»

Введем обозначения: 2" слов - общая информационная емкость ОЗУ, 2 . словемкость буферного накопителя, тогда и

2 - 2 слов - емкость оперативного накопителя.

Режимы записи информации в ЗУ ипи чтения из ЗУ определяются подачей от процессора управляющих сигналов логической 1 или логического 0" (фиг.2), поступающих на вход 11 и в блок 5, осуществляющий управление оперативным накопителем и регенерацией информации с выхода 12 в блок управления. Соответственно сигналы ЗП/ЧТ поступают в накопитель 3 с выхода 12 и накопитель 1 с вывода 13.

В режиме записи (ЗП) на информационные входы накопителей 1 и 3 через мультиплексор 9 с выходов 38 приходит записываемый (перезаписываемый) код информации либо от регистра процессора со входов 14,либо от регистра 7 с выходов 15 в зависимости от того, логическая "1 или логический "0 приходят от процессора на управляющий вход 16, При обращении к памяти (ЗП/ЧТ) от процессора,на входы 17 поступает код адреса (фиг.2) на регистр 6 -адреса.

С выхода регистра на входы элемента

ИЛИ 8 подается код старших (б — m ) разрядов. Если при этом хотя бы один из (4 - а ) разрядов регистра будет находиться в состоянии логической "1", то элемент 8 формирует уровень логической "1" на прямом, и уровень логического "0 на инверсном выходе, что разрешает обращение к накопителю 3 и запрещает к накопителю 1. Эти уровни например считыванием, в цикле работы накопителя 3 становится возможным только после .окончания сигнала строба строк . (фиг.2). Прн установлении кода адреса накопителя 1 (второй импульс поз.18, фиг.2) с выхода 20 от элемента 8 н от триггера

44 (фиг.5) формирования строба RA с выхода 45 поступают разрешения в трехвходовой элемент И 46 блока 10 на прохождение сигнала ВБР (второй импульс поз.21, фиг.2). В результате на выходе блока 10 формируется сигнал, который поступает на вход 30 во временной узел

47 (фиг.4) блока 2. Узел 47 совместно с триггером 48 вырабатывает сигнал

СТРОБ ЧТ на выходе 33, являквцийся сигналом приема считанной информации от БЗУ (через шины 31) на регистр 7.

Совмещение процесса регенерации с циклами обращения к буферному накопителю осуществляется следующим образом.

Процесс регенерации происходит по сигналу ЗАПРОС РЕГ (поз.3, фиг.2), который формируется счетчиком СТ РЕГузла регенерации 49 блока 5 (фиг.5).

Коды адресов, по которым осуществляется регенерация, вырабатываются счетчиком адресов регенерации СТАР. и подаются с выходов 29 в мультиппексор 4 адреса. Сигнал "-ЛПРОС РЕГ (поз.34, рис.22 ),запоминаясь в триггере 50 (фяг. S ) узла управления 51 блока 5, поступает с выхода 35 на элемент И 52 блока 10, выходной сигнал которого запускает с выхода 53 развертку временного узла 40 и устанавливает триггер 54 узла 43 блока 5 в состояние логической 1 . Разрешающие сигналы: логическая 1 с прямого выхода триггера с выхода 28 и управляющий сигнал от элемента 8 с вы- хода 20 подаются на элемент И 55 элемента 10. В результате ВБР (четвертый импульс поз.21, фиг.2) через вход 22 (фиг. 1 и 3), пройдя элеменг И 55, поступает, как и в преаыаушем случае,че- ° рез вход 30 в блок 2, в котором на триггере 48 формируется сигнал приема (СТРОБ ЧТ) считанной из накопителя 1 информации.

Этот сигнал подается на регистр 7 с выхода 33. Таким образом, осуществляется одновременно регенерация информации в оперативном накопителе и процесс считывания иэ буферного накопителя.

В режиме записи (одновременно с процессом регенерации) сигнал приема ин« формации не вырабатывается, от элемента И 56 блока 2 с выхода 13 поступает

1088066 с выходов 19 и 20 управляют поступлением записываемой информации (фиг. 2) в накопитель 3 нлн 1 и непосредственно считываемой информации из накопителя 3 с выходов 3 или из накопителя 1 с вы-5 ходов 31.

Запрет на обращение к буферному накопителю (ЗП или ЧТ) определяется тем, чго логический "0" с инверсного вы 0 хода, воздействуя с выхода 20 на блок 2 управления, не дозволяет сформировать разрешающего сигнала на запись (ЗП), поступающего с выхода 13 в накопитель

1, и сигнал СТРОБ ЧТ при чтении, rro-1 ступающего с выхода 33 в регистр 7.

Обращение к оперативному накопителю инициируется сигналом ВБР (фиг.2), поступакццим на вход 22 (фиг.1,3) от процессора, посредством запуска времен- 0 ного узла 40 (фиг.5) блока 5 управления через элемент И 41 блока 10 управления..В этом случае в режимах чтения и записи блоком 5 формируются сигналы строба строк (фнг.2) столбцов и приема считанной информации (СТРОБ

ЧТ) в режиме чтения, которые поступают соответственно с выходов 24, 25 и 42 на входы RAS >, CAB микросхем накопителя 3 и вход регистра 7.

Сигналы строба строки и столбца, формируемые триггерным узлом 43 блока 5(фиг.5) разрешают установление кода адреса внутри накопителя, подаваемого от мультиплексора 4 на входы 27.

При этом в цикле работы ОЗУ в мульти- З5 плексор с выхода 28 от триггерного узла 43 приходит управляющий сигнал, разрешающий прохождение кода от регистра 6 адреса с выхода 26 и запрещающий

40 прохождение кода адреса регенерации с выхода 29.

Если при обращении к памяти ни один из (H — - щ ) старших разрядов регистра 6 адреса не будет находиться в состоянии логической "1, то каргина получается

45 обратной: элеменг ИЛИ 8 формирует ло. гический 0 на прямом, и логическую

1 иа инверсном выходах, т.е. разрешает обращение к накопителю 1 и запрещает - к накопителю 3.

Рассмотрим совмещение работы обеих ступеней памяти, т.е. обращение к буферному накопителю 1 в части цикла работы оперативного накопителя 1 и во время регенерации информации в нем.

Предположим, произошло обращение к накопителю 3, осуществление которого описано выше. Обращение к накопителю 1, 1088066

10 сигнал разрепищия на запись в накопитель 1, ранее установленный на регистре 7, нли кода информации с выхоцов 14 от процессора в зависимости от управляющего сигнала УПР ЗП (поз. 36, фиг.2), поступающего на мультиплексор 9, на вход 36.

На фиг.2 управляканне сигналы ЗАНЯТО БЗУ и ЗАНЯТО ОЗУ, формнруемые соответственно на триггерах 44 н 57 бло- 1О ка 5, показывают возможность совмещенных обращений к накопителям кроме вре меня Ф щ (фиг.2).

Предлагаемая буферизованная оператнвная память и описанные ее работы мо-15 гут наЯти широкое применение в миниЭВМ и специальных устройствах, где требуется многофункциональная быстродействующая память с быстрой пересортнровкой н пересылкой данных из ogsoro ее адреса илн уровня в другой адрес илн: уровень.

Повышение быстродействня устройства достигается сжатием цикла работы оперативного накопителя благодаря совмещению циклов работы накопителей н процесса регенерации ннформапии с рабочими циклами буферного юкопа-. теля.

1088066

1088066

1088066

УУ7 11

1088066

Х 088066

Фиг. Х

ВНИНПИ Заказ 2681/49 . Тк заж 575 По писное

"ийт -,