Устройство для распределения заданий процессорам

 

УСТРОЙСТВО. ДЛЯ РАСПРЕДЕЛЕНИЯ ЗАДАНШ ПРОЦЕССОРАМ, содержащее группу регистров хранения, первую и вторую группы элементов И, регистр сдвига , первый элемент И, первый элемент ИЛИ, группу элементов ИЛИ, регистр готовности процессоров и распределитель импульсов, вход запуска которого соединен с входом запуска устройства, группа выходов регистра готовности процессоров соединена с первыми входами элементов И первой группы, группа выходов регистра сдвига соединена с группой входов первого элемента ИЛИ, выход которого соединен с входом останова распределителя импульсов, первый выход распределителя импульсбв соединен с входом управления сдвигом регистра сдвига, группа информационных входов регистра готовности процессоров соединена с группой информационных входов устройства, тактовый вход каждого регистра хранения группы , -кроме последнего, соединен с выходом соответствующего элемента И второй группы, группа информационных выходов каждого регистра хранения группы, кроме последнего, соединена с группой информационных входов последующего регистра хранения группы, первый вхрд каждого элемента И второй группы, кроме последнего, соединен с выходом последующего элемента И этой группы, второй выход распределителя импульсов соединен с первым входом последнего элемента И второй группы , отличающееся тем, что, с целью уменьшения времени обслуживания срочных заявок, в него введены третья, четвертая группы элементов И, второй, третий и четвертый элементы И, второй, третий и четвертьй элементы ИЛИ, первый, второй и третий элементы задержки, первый, второй блоки элементов И, буферный 9 регистр, коммутатор, дешифратор режима , группа одновибраторов, первый и второй одновибраторы, триггер режима, регистр готовности, регистр распре§ деления, группа выходов которого соединены с группой входов группы одновибраторов и с первыми входами элементов И третьей группы, выходы элементов И третьей группы соединены О X) с группой информационных выходов устройства, выход второго элемента СП ИЛИ соединен с вторыми входами элементов И третьей группы и с первыми эо входами элементов ИЛИ группы, единичный выход триггера режима соединен с первым входом второго элемента ИЛИ и с входом сброса распределителя импульсов, третий выход которого соединен с первыми входами первого и второго элементов И, выход первого элемента ИЛИ соединен с вторыми входами первого и второго элементов И, с первыми входами третьего элемента И и третьего элемента ИЛИ и с входом первого одновибратора, выход

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (19) (21) А

З(52) С 06 F 9/46

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3569689/18-24 (22) 29.03.83 (46) 30.05.84. Бюл. Ф 20 (72) С.Н.Ткаченко, Г.Н.Тимонькин, В.С.Харченко и В.И.Ярмонов (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

Р 629538, кл. G 06 F 9/00, 1977.

2. Авторское свидетельство СССР

М 866560, кл. G 06 F 9/46, 1979 (прототип). (54)(57) УСТРОЙСТВО.ДЛЯ РАСПРЕДЕЛЕНИЯ

ЗАДАНИЙ1 ПРОЦЕССОРАМ, содержащее группу регистров хранения, первую и вторую группы элементов И, регистр сдви- . га, первый элемент И, первый элемент

ИЛИ, группу элементов ИЛИ, регистр готовности процессоров и распределитель импульсов, вход запуска которого соединен с входом запуска устройства, / группа выходов регистра готовности процессоров соединена с первыми входами элементов И первой группы, группа выходов регистра сдвига соединена с группой входов первого элемента ИЛИ, выход которого соединен с входом останова распределителя импульсов, первый выход распределителя импульсов соединен с входом управления сдвигом регистра сдвига, группа информационных входов регистра готовности процессоров соединена с группой информационных входов устройства, тактовый вход каждого регистра хранения группы,.кроме последнего, соединен с выходом соответствующего элемента И второй группы, группа информационных выходов каждого регистра хранения группы, кроме последнего, соединена с группой информационных входов последующего регистра хранения группы, первый вход каждого элемента И второй группы, кроме последнего, соединен с выходом последующего элемента И этой группы, второй выход распределителя импульсов соединен с первым входом последнего элемента И второй группы, о т л и ч а ю щ е е с я тем, что, с целью уменьшения времени обслуживания срочных заявок, в него введены третья, четвертая группы элементов И, второй, третий и четвертый элементы И, второй, третий и четвертый элементы ИЛИ, первый, второй и третий элементы задержки, первый, второй блоки элементов И, буферный регистр, коммутатор, дешифратор режима, группа одновибраторов, первый и второй одновибраторы, триггер режима, регистр готовности, регистр распределения, группа. выходов которого соединены с группой входов группы одновибраторов.и с первыми входами элементов И третьей группы, выходы элементов И третьей группы соединены с группой информационных выходов устройства, выход второго элемента

ИЛИ соединен с вторыми входами элементов И третьей группы и с первыми входами элементов ViJIH группы, единичный выход триггера режима соединен с первым входом второго элемента

ИЛИ и с входом сброса распределителя импульсов, третий выход которого соединен с первыми входами первого и второго элементов И, выход первого элемента ИЛИ соединен с вторыми входами первого и второго элементов

И, с первыми входами третьего элемента И и третьего элемента ИЛИ и с входом первого одновибратора, выход

10 которого соединен с нулевым входом триггера режима и с первым входом четвертого элемента ИЛИ, выход четвертого элемента ИЛИ через второй одновибратор соединен с входом сброса. регистра распределения, выходы элементов И четвертой группы соединены с группой информационных входов регистра распределения, группа выходов регистра сдвига соединена с первыми входами элементов И четвертой группы и с группой входов дешифратора режима, выход которого соеди, нен с единичным входом триггера режима, группа выходов регистра готовности соединена с вторыми входами элементов И четвертой группы, выходы одновибраторов группы соединены с группами входов сброса регистра готовности и регистра сдвига, выходы

| элементов И первой группы соединены с группой единичных входов регистра готовности, выходы элементов ИЛИ группы соединены с вторыми входами элементов И первой группы, выход третьего элемента ИЛИ соединен с вторыми входами элементов ИЛИ группы, с первыми входами элементов И второй группы, кроме последнего, с вторым входом последнего элемента И второй группы и с первыми входами первого и второго блоков элементов И, выход первого элемента И соединен с вторыми входами третьего и четвертого элементов ИЛИ и с первым входом четвертого элемента И, второй вход четвертого элемента И соединен с вторым входом третьего элемента И, с вторым входом первого элемента И второй группы и через первый элемент задержки - с выходом последнего элемента И второй группы, выход третьего элемента И соединен с первым управляющим входом коммутатора, выход четвертого элемента И

95181 соединен с вторым управляющим входом коммутатора, первый информационный вход коммутатора соединен с информационным входом устройства, группы выходов кодов номера задачи количества процессоров буферного регистра соединены с вторым информационным входом коммутатора, группа вь|ходов кода номера задачи буферного регистра соединена с третьими входами элементов И третьей группы, выход последнего элемента И второй группы соединен с вторыми входами первого и второго блоков элементов И и через второй элемент задержки с тактовым входом буферного регистра, группа выходов кода номера задачи последнего регистра хранения группы соединена с группой входов первого блока элементов И, группа выходов кода количества процессоров последнего регйстра хранения группы соединена с группой входов второго блока элементов И, группа выходов второго блока элементов И соединена с группой информационных входов регистра сдвига и с первой группой информационных входов буферного регистра, группа выходов первого блока элементов И соединена с второй группой информационных входов буферного регистра, выход первого элемента задержки соединен с тактовым входом последнего регистра хранения группы, группа выходов коммутатора соединена с первой группой входов первого регистра хранения группы, вторая группа выходов коммутатора соединена с второй группой входов первого регистра хранения группы, выход второго элемента И соединен с вторым входом второго элемента ИЛИ и с входом третьего элемента задержки, выход которого соединен с третьим входом четвертого элемента ИЛИ.

Изобретение относится к вычисли- Известно устройство для распретельной технике и может быть исполь- деления заданий процессорам, которое зовано для построения многопроцессор- содержит регистр готовности процесных вычислительных систем. соров, группу элементов И, блок управ1095 ления, регистр сдвига, процессоры, элементы ИЛИ f1j .

Недостатками этого устройства являн тся низкая надежность вследствие существования высокой вероятности 5 потери заявки на решение задачи, вызванной отказом устройства от вы-, полнения задания в случае, когда число свободных процессоров меньше количества потребных процессоров, а также 1р огоаниченная область применения. обусловленная отсутствием возможности организации очереди заданий.

Наиболее близким к изобретению является устройство для распределения 15

I заданий процессорам, которое содержит группу регистров хранения, группу выходов признака числа потребных процессоров последнего регистра хранения группы, группу входов признака номера задачи первого регистра хранения группы, группу входов признака числа потребных процессоров первого регистра хранения группы, первую и вторую группы элементов И, элемент И, ре гистр сдвига, информационный вход регистра сдвига, ° элемент

1ШИ, блок элементов ИЛИ, группу процессоров, регистр готовности процессов, блок управления, первый вход .. ЗО которого соединен с входом пуска устройства, группа выходов регистра готовности процессоров соединена с первыми входами элементов И первой . группы, вторые входы которых соеди- 35 иены с группой выходов регистра сдви-. га и с группой элемента ИЛИ, выход которого соединен со вторым-входом блока управления и первым входом элемента И, второй вход которого сое-40 динен с выходом старшего разряда группы выходов регистра сдвига, выход элемента И соединен с входом сдвига регистра сдвига, вход сброса которого соединен с выходом блока элемен-45 тов ИЛИ и с входом сброса регистра готовности процессоров, группа информационных входов которого соединена с выходами процессоров группы, входы которых соединены с выходами элементов 50

И первой группы и с входами блока элементов ИЛИ, управляющий вход регистра сдвига соединен с первым вы ходом блока управления, группа информационных входов первого регистра 55 хранения группы соединена с группой входов заявок устройства, управляющий вход каждого регистра хранения группы

181 4 соединен с выходом соответствующего элемента И второй группы, группа информационных входов каждого регистра хранения группы., кроме песиедиего, соединена с группой информецйвюцик входов регистра хранения в у ы, первый вход каждого злемента И второй группы, кроме последнего, соединен с выходом последующего элемента И этой группы, первый вход последнего элемента И второй группы соединен со вторым входом блока управления 2. .

Недостатком этого устройства является большое время ожидания обслужи,вания срочных заявок, что обуеловлено невозможностью организации дцЩ@аренцированного обслуживания заяйеж раз= личных категорий срочновши-.

Цель изобретения — уменьшение времени обслуживания срочных заявок.

Поставленная цель достигается тем, что в устройство для распределения заявок по процессорам, содержащее группу регистров хранения, первую и

/ вторую группы элементов И, регистр сдвига, первый элемент И, первый элемент ИЛИ, группу элементов ИЛИ, регистр готовности процессоров и распределитель импульсов, вход запуска которого соединен с входом запуска устройства, группа выходов регистра : готовности процессоров соединена с первыми входами элементов И первой группы, группа выходов регистра сдвига соединена с группой входов первого элемента ИЛИ, выход которого соединен с входом останова распределителя импульсов, первый выход .распределителя импульсов соединен с входом управления сдвигом регистра сдвига, группа информационных входов регистра готовности. процессоров соединена с группой информационных входов- уетройства, тактовый вход каждого регистра хранения группы, кроме последнего, соединен с выходом соответствующего элемента И второй группы, группа информационных выходов каждого ре" гистра хранения группы, кроме последнего соединена с группой информационных входов последующего регистра хранения группы, первый вход каждого элемента И второй группы кроме последнего, соединен с выходом последующего элемента И этой группы, второй выход распределителя импульсов соединен с первым входом последнего элемента И- второй группы, вве1095181

10 дены третья, четвертая группы элементов И, второй, третий и четвертый элементы И, второй, третий и четвертый элементы ИЛИ,. первый, второй и третий элементы задержки, первый, второй 5 блоки элементов И, буферный регистр, коммутатор, дешифратор режима, группа одновибрат оров, первый и второй одновибраторы, триггер режима, регистр готовности, регистр распределения, группа выходов которого соединена с группой входов группы одновибраторов и с первыми входами элементов И третьей группы, выходы элементов И третьей группы соединены с группой информационных выходов устройства, выход второго элемента ИЛИ соединен со вторыми входами элементов И третьей группы и с первыми входами элементов ИЛИ группы, единичный

20 выход триггера режима соединен с первым входом второго элемента ИЛИ и с выходом сброса распределителя импульсов, третий выход которого соединен с первыми входами пер25 вого и второго элементов И, выход первого элемента ИЛИ соединен со вторыми входами первого и второго элементов И, с первыми входами третьего элемента И и третьего элемента ИЛИ и с входом первого одновибратора, выход которого соединен с нулевым входом триггера режима и с первым входом четвертого элемента

ИЛИ, выход четвертого элемента ИЛИ З5 через второй одновибратор соединен со входом сброса регистра распределения, выходы элементов И четвертой группы соединены с группой информационных входов регистра распределения, груп- "0 па выходов регистра сдвига соединена с первыми входами элементов И четвертой группы и с группой входов дешифратора режима, выход которого соединен с единичным входом триггера 45 режима, группа выходов регистра готовности соединена со вторыми входами элементов И четвертой группы, выходы одновибраторов группы соединены с группами входов сброса регистра готовности и регистра сдвига, выходы элементов И первой группы соединены с группой единичных входов регистра готовности, выходы элементов ИЛИ группы соединены со вторыми входами элементов И первой группы, выход третьего элемента. ИЛИ соединен со вторыми входами элементов

ИЛИ группы, с первыми входами элементов И второй группы, кроме последнего, со вторым входом последнего элемента И второй группы и с первыми входами первого. и второго блоков элементов И, выход первого элемента И соединен со вторыми входами третьего и четвертого элементов ИЛИ и с первым входом четвертого элемента И, второй вход четвертого элемента И соединен со вторым входом третьего элемента И, со вторым выходом первого элемента И второй группы и через первый элемент задержки — с выходом последнего элемента И второй группы, выход третьего элемента И соединен с первым управляющим входом коммутатора, выход четвертого элемента И соединен со вторым управляющим входом коммутатора, первый информационный вход коммутатора соединен с информационным входом устройства, группы выходов кодов номера задачи количества процессоров буферного регистра соединены со вторым информационным входом коммутатора, группа выходов кода номера задачи буферного регистра соединена с третьими входами элементов И третьей группы, выход последнего элемента И второй группы соединен со вторыми входами первого и второго блоков, элементов И

1 и через второй элемент задержки с тактовым входом буферного регистра, группа выходов кода номера задачи последнего регистра хранения группы соединена с группой входов первого блока элементов И, группа выходов кода количества процессоров последнего регистра хранения группы соединена с группой входов, второго блока элементов И, группа выходов второго блока элементов И соединена с группой информационных входов регистра сдвига и с первой группой информационных входов буферного регистра, группа выходов первого блока элементов И соеди-! иена со второй группой информационных входов буферного регистра, выход первого элемента задержки соединен с тактовым входом последнего регистра хранения группы, группа выходов коммутатора соединена с первой группой входов первого регистра хранения группы, и вторая группа выходов коммутатора соединена со второй группой входов первого регистра хранения группы, выход второго элемента И соединен со

1095181 вторым входом второго элемента HJIH и с входом третьего элемента задержки, выход которого соединен с третьим входом четвертого элемента ИЛИ.

На чертеже приведена функциональ- 5 ная схема предлагаемого устройства.

Устройство содержит распределитель импульсов, вход 2 распределителя 1, вход 3 запуска устройства, вход 4 распределителя 1, выходы 5-7 раопреде о лителя 1, элемент И 8, элемент И 9, элемент задержки 10, элемент ИЛИ 11, элемент ИЛИ 12, элемент ИЛИ 13, одновибратор 14, триггер режима 15, элемент ИЛИ 16, элемент И 17, группу элементов И 18, элемент задержки 19, дешифратор режима 20, одновибратор 21, элемент И 22, коммутатор 23, входы

24-27 коммутатора 23, группы выходов

28 и 29 коммутатора 23, группу регист-20 ров хранения 30, блок элементов И 31, блок элементов И 32, регистр сдвига

33, вход управления сдвигом 34 регистра 33, вход сброса 35 регистра 33, группу информационных входов 36 регистра 33, группу входов сброса 37 регистра 33, группу элементов И 38, регистр распределения 39, группу элементов И 40, группу информационных входов 41 устройства, регистр 30 готовности 42 процессоров, буферный регистр 43, выход кода количества процессоров 44 регистра 43, выход кода номера задачи 45 регистра 43, элемент задержки 46, группу элемен- 3s тов ИЛИ 47, группу элементов И 48, регистр готовности 49, группу одновибраторов 50, группу информационных выходов 51 устройства.

В исходном состоянии все элементы 40 памяти устройства находятся в нулевом состоянии, кроме регистра готовности процессоров 42, установленного в единичное состояние.

Формирование очереди заявок в 45 регистрах 30 группы осуществляется после приведения устройства в рабочее состояние по сигналу пуска, поступающему на вход 3.

С выхода элемента ИЛИ 13 снимается нулевой сигнал (регистр 33 находится в нулевом состоянии), при этом B открытом состоянии находятся элементы

И 22 и 8. Кроме того, при наличии нулевоГО сигнала на выходе элемента Я

ИЛИ 13 на выходе элемента ИЛИ 12 присутствует единичный сигнал. Этим сигналом открываются элементы И 18 группы, блоки элементов И 31 и 32, а через элементы ИЛИ 47 - элементы

И 48 группы.

Одновременно с сигналом пуска на вход 26 устройства поступает заявка и под воздействием управляющего сигнала записи код количества процессоров с выхода 28 и код номера задачи с выхода 29 коммутатора 23 записывается в первый регистр 30. При этом единичным сигналом с выхода элемента И 22, поступающего на вход 25 коммутатора

23, обеспечивается прохождение заявки с входа 25 на выходы 28 и 29 коммутатора 23.

Под воздействием управляющего сигнала с выхода 7 распределителя через элементы И 18 группы и элемент

И 22 осуществляется управление записью заявок в регистры 30 группы, в которых формируется очередь заявок на решение задачи. Это происходит следующим образом.

Записанная в первый регистр 30 заявка по тактовым импульсам с выходов существующих элементов И 18 перемещается в последний регистр 30 группы. По каждому очередному тактовому импульсу записи в первый регистр хранения 30 группы может помещаться новая заявка с выхода 26 устройства, как описано. При этом для заявок, находящихся в очереди, реализуется дисциплина обслуживания очереди по алгоритму "первым пришел — первым обслужен".

В очередном такте(после заполнения последнего регистра 30) сигнала записи первая поступившая заявка выбирается на обслуживание из последнего регистра 30.

Через открытые элементы И блока

31 код количества процессоров записывается в регистр 33 совместно с кодом номера задачи, поступающим через открытые элементы И блока 32, в регистр 43. Элементы И блоков 31 и 32 и регистр 43 при этом стробируются сигналом записи с выхода последнего элемента И 18. Наличие элемента задержки 19 в цепи управления записью в регистры 30 группы позволяет обеспечить завершение записи в регистры 33 и 43 до того,. как изменяется состояние очереди (осуществляется сдвиг заявок в очереди).

Таким образом, после выбора заявки на обслуживание (т.е. записи в ре"

1095181

10 гистр 33 кода процессоров) в регист" рах 30 группы сформируется очередь заявок на решение задачи, а в регистре 43 записывается копия всей заявки, которая выбрана на обслуживание. Одно-5 временно с реализацией функций формирования очереди и отслеживания ее. состояния в устройстве осуществляется отслеживание состояния процессоров.

Сигналы готовности процессоров к решению задачи поступают на входы регистра 42, состояйие которого определяется состоянием процессоров. Если процессор свободен, то соответствующий ему разряд в регистре 42 уста- 15 навливается в единичное состояние, в противном случае — нулевое. Управление записью в регистр 42 осуществляется сигналом с выхода 7 распределителя 1 (на схеме условно ие показано). Таким образом, содержимое регистра 42 динамически изменяется в процессе работы устройства.

Как описано, в начале работы устройства элементы И 48 находятся в открытом состоянии и сигналы готовности процессоров с выходов регистра

42 через элементы И 48 записываются в регистр 49.

Особенностью функции отслеживания 30 состояния процессоров является тЬ, что перевод процессора.из состояния

II ft

"свободен" в состояние занят может произойти в результате выполнения функции выделения процессоров задаче, а освобождение процессора может произойти в любое время работы устройства. Поэтому содержимое регистра 49 должно отражать состояние процессоров к моменту выделения 40 процессоров задаче.

Таким образом, к моменту начала выполнения функции распределения процессоров устройство характеризуется следуюшим состоянием. 4

В регистре 33 записан код количества процессоров, необходимык для решения задачи, в регистре 49 - код состояния процессоров, в регистре

43 — копия заявки, выбранной на обслу50 живание, в регистре 30 — очередь заявок на решение .задачи. Далее устройство реализует функцию распределения процессоров выбранной задаче.

В зависимости от количества требуемых процессоров для решения задачи устройство работает в одном из двух режимов. "обслуживание заявок в порядке поступления или обслуживание заявок по круговому циклическому алгоритму.

Ф

Суть работы устройства в этих режимах состоит в следующем.Как было отмечено, выбор того или иного режима работы устройства определяется количеством процессоров, которое требует задача для своего решения. При этом обслуживание заявок в порядке поступления поедполагает то, что заявка, выбранная для обслуживания, остается на обслуживании в течение времени поиска и выделения процессоров в требуемом количестве. В этом режиме задача может получить необхопимое количество процессоров для решения без ожидания освобождения достаточного количества процессоров, если в устройстве есть необходимое количество свободных процессоров, и с ожиданием, когда по мере освобождения процессоров они назначаются задаче.

Для работы устройства в этом режиме характерно совмещение функций распределения и выделения процессоров задаче.

При обслуживании заявок по круговому циклическому алгоритму функции распределения и выделения процессоров. задаче разделены. Это обусловленц тем, что для задачи, выбранной на обслуживание, осуществляется один цикл распределения процессоров. По результатам этого распределения устройство реализуют либо функцию выделения процессоров задаче, если попытка оказалась успешной (все необходимые процессоры могут быть выделены задаче), либо заявка возвращается в конец очереди для последующих попыток распределения (в устройстве не оказалось достаточного количества свободных процессоров).

Работа устройства в этих случаях состоит в следующем.

После записи кода количества процессоров в регистр 33 на выходе элемента ИЛИ 13 устанавливается единичный потенциал. По этому сигналу закрывается элемент И 22 и запрещается запись заявок со входа 26 устройства в регистры 30.

Единичный сигнал с выхода элемента ИЛИ 13 запрещает формирование единичного сигнала на выходе элемента ИЛИ 12 При этом закрываются элементы И- 18 группы и запрещается

1095181 12 прохождение сигнала записи через эти элементы. Кроме того, одновременно закрываются элементы И блоков 3 1 и 32 и запрещается выбор заявок на обслуживание из последнего регистра 30.

Через элементы ИЛИ 47 закрываются элементы И 48 и в регистре 49 запоминается состояние процессоров на момент начала распределения процессоров. 1п

В режиме обслуживания заявок в порядке поступления на выходе дешифратора 20 формируется единичный сигнал, устанавливающий триггер 15 в единичное состояние. 15

С выхода триггера 15 единичным сигналом через элемент IfJIH 16 откры1 ваются элементы И 40, а через элементы ИЛИ 47 — элементы И 48. Единичный сигнал с выхода триггера 15, поступая на вход 2 распределителя 1, разрешает прохождение сигнала сдвига на выход 5 распределителя 1 и далее на вход 34 регистра 33.

Под воздействием сигнала сдвига в регистре 33 осуществляется кольце-! вой циклический сдвиг кода количества процессоров с целью поиска свободных процессоров и назначения их задаче.

В режиме обслуживания заявок в порядке поступления функции распределения и выделения процессоров задаче совмещены. Это реализовано следующим образом.

Элементы. И 48 находятся в открытом 35 состоянии, поэтому в регистре 49 динамически отслеживается состояние процессоров, которое фиксируется в регистре 42. . Кроме того, элементы И 38 находятся 40 также в открытом состоянии, что позволяет единичным сигналом с выхода, регистра 39 перевести соответствующий процессор в состояние !!Занято!!

Процесс выделения цроцессоров зада- 45 че в этом режиме происходит следующим образом.

На входы элементов И 38 поступают код количества процессоров с выходов регистра 33 и код состояния процессо-5О ров с выходов регистра 49. Появление единичного сигнала на выходах элементов. И 38 свидетельствует о том что соответствующий процессор свободен и может быть выделен задаче, 55

Единичными сигналами с выходов эле-. ментов И 38 устанавливаются в единичное состояние соответствующие выделяемым процессором разряды регистра 39

С выхода регистра 39 единичные сигналы через открытые элементы И 40 переводят процессоры в состояние

"занято".

При этом в нулевое состояние устанавливаются разряды регистров 33 и

49, соответствующие выделенным процессорам, единичными сигналами с соответствующих выходов регистра

39 через одновибраторы 50. Одновременно с этим в регистре. 42 также снимается сигнал готовности соответствующих процессоров.

Процесс поиска свободных процессоров путем кольцевого циклического сдвига содержю ого регистра 33 осуществляется до тех пор, пока задаче не будут выделены все требуемые процессоры. Завершается этот процесс в том случае, когда в регистре 33 все разряды установлены в нуль.

При этом с выхода элемента ИЛИ 13 выдается нулевой сигнал, по которому. на выходе одновибратора 14 формируется единичный сигнал и триггер 15 устанавливается в нулевое состояние и одновременно с этим через элемент ИЛИ 1 1 и одновибратор 21 в нулевое состояние устанавливается регистр 39.

Такое состояние устройства соответствует начальному режиму работы, когда устройство реализует функции формирования и отслеживания состояния очереди и процессоров.

При этом регистры 33 и 39 и триггер 15 находятся в нулевом состоянии, в регистрах 30 группы сформирована очередь заявок на решение задачи, элементы И блоков 38 закрыты и про- . цессоры отключены от выходов регист-. ра 39, элементы И 22, И 1g группы, И 31 и 32 блоков, группы элементов .

И 48 находятся в открытом состоянии„ при этом в регистрах 49 и 42 динамически отслеживается состояние про-., цессоров, а устройство формирует сигнал записи, который управляет продвижением заявок в очереди до момента выбора на обслуживание очередной заявки, т.е. записи кода количества процессоров в регистр 33.

Далее устройство работает в режиме обслуживания заявок в порядке поступления или.по кольцевому циклическому алгоритму в зависимости от количества

14

1095181

13 требуемых процессоров дпя решения задачи.

Работа устройства в режиме обслуживания заявок по кольцевому циклическому алгоритму состоит в следующем.

После записи кода количества процессоров в регистр 33 и копии заявки в регистр 43 элементы устройства находятся в следующем состоянии.

На выходе элемента ИЛИ 13 устанав- 10 ливается единичный сигнал, по которому закрываются элементы И 22 и И 18, блоки элементов И 31 и 32 и элементы

И 48 аналогично рассмотренному. На выходе дешифратора 20 единичный сиг- 15 нал не формируется и триггер 15 остается в нулевом состоянии. Поэтому в регистре 49 сохраняется состояние процессоров на момент начала распределения, а динамическое отслеживание 20 состояния процессоров осуществляется в регистре 42.

Единичный сигнал с выхода элемента

ИЛИ 13 поступает на .вход 4 распределителя 1, а нулевой сигнал с триггера 25

15 на вход 2 распределителя 1. При этом на выходе 6 распределителя 1 появляется сигнал.

По этому сигналу в устройстве возможны две альтернативы: или выделить 30 процессоры задаче, или возвратить заявку в конец очереди (в первый ре-, гистр 30 группы) для повторной попытки обслуживания.

Выделение процессоров производится, 35 на основании предварительного распределения процессоров.

Сигнал с выхода 5 распределителя 1 поступает на вход 34 регистра 33. Под

40 его воздействием осуществляется кольцевой циклический сдвиг содержимого этого регистра с целью поиска и распределения свободных процессоров.

Информация о состоянии процессоров

45 на момент началя распределения хранится в регистре 49. Аналогично описанНому производится установка в единичное состояние соответствующих распределенным процессорам разрядов регистра 39. Однако элементы И 40 закрыты и выделения процессоров задаче не происходит, т.е. в регистре 39 фиксируется результат проведенного распределения процессоров.

В процессе распределения произ55 водится только один цикл сдвига кода количества процессоров в регистре 33.

Если за один цикл распределения все необходимые процессоры задаче могут быть представлены, то по сигналу с выхода 6 распределителя 1 на выходе элемента И 8 формируется единичный сигнал, по которому производится выделение процессоров по результатам распределения.

С выхода элемента И 8 единичный сигнал через элемент ИЛИ 16 открывает элементы И 40 и разрешается выделение процессоров аналогично рассмотренному . для режима обслуживания заявок в по-, рядке поступления.

Задержанный на элементе задержки

10 (на время выделения процессоров) единичный сигнал через элемент ИЛИ 11 и одновибратор 21 поступает на вход сброса регистра 39 и устанавливает его в нулевое состояние.

Поскольку в регистре 33 нет единичных разрядов (все процессоры в результате распределения могут быть выделены задаче), то одновременно на выходе элемента ИЛИ 13 устанавливается нулевой сИгнал, по которому запрещается прохождение сигнала с выхода распределителя 1 на регистр 33. Кроме того, этот сигнал является открывающим для прохождения сигнала через элемент И 8. Остальные процессы, протекающие в устройстве по устрановлению нулевого потенциала на выходе элемента ИЛИ 13, рассматривались.

После выполнения функции выделения процессоров устройство переходит к обслуживанию следующей заявки из очереди.

Работа устройства в случае, когда после выполнения цикла распределения процессоров группы не все необходимые процессоры могут быть выделены задаче (в этом случае заявка возвращается в конец очереди), состоит в следующем.

После выполнения цикла распределения в регистре 33 остаются единичнь|е разряды. На выходе элемента ИЛИ 13 нулевой сигнал не формируется и по сигналу,поступающему с выхода 6 распределителя 1, на выходе элемента И 9 формируется единичный сигнал. Этим сигналом открывается элемент И 17, а через элемент ИЛИ 1.2 открываются элементы И 18, И 31 и 32 блоков, разрешая прохождение одного такта сигнала с выхода 7 распределителя 1.

Одновременно единичным < игналом с

15 выхода элемента И 9 устанавливается в нулевое состояние регистр 33 и через элемент ИЛИ 11 регистр 39.

При этом заявки в очереди перемещаются в направлении от первого регистра 30 к последнему. Очередная заявка выбирается на обслуаивание, а из регистра 43 копия заявки, 1095181 16 возвращаемой в очередь, поступает на вход 27 коммутатора 23 и записывается в первый регистр 30 группы.

Далее устройство реализует выбранную на обслуживание очередную заявку.

Применение изобретения позволяет уменьшить время обслуживания срочных заявок.

1095181

BHHHHH Заказ 3599/31 Тираж 699 Подписное

Филиал ППП "Пвтаат", г.Уагород, ул.Провктааа, 4