Постоянное запоминающее устройство

 

ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопитель, первый дешифратор, выходы которого соедине}ш с разрядными шинами первой группы на копителя, первый блок формирователей тока выходы которого соединены с разрядными йотами первой и второй групп накопителя, первый вход первого блока формирователей тока соединен с шиной питания, второй вход является первым тактовым входом устройства , второй дешифратор, входы которого явл ются адресными входами первой группы устройства , входы первого дешифратора являются адресными входами второй группы устройства , отличающееся тем, что, с целью повышения быстродействия, оно содержит второй, третнй и четвертый блоки формирователей тока, входь второго блока формирователей тока являются адресными входами третьей группы устройства, его выходы соединены с разрядными ипшамн второй группы накопителя, a управляющий вход второго блока формирователей тока соединен с управляющим входом третьего блока формирователей тока и является вторым тактовым входом устройства, входы третьего блока формирователей тока соединены с выходами второго дешифратора, a выходы соединены с адресными шинами накопителя и выходами четвертого блока формирователей тока, управляющий вход которого соединен с первым тактовым Jвxoдoм устройства.

СОЮЗ COBETCHHX — su

Зт5п 6 11 С 17/00

:Ь

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3398665/18-24 ! (22) 16.02.82 (46) №06.84. Бюл. У 21 (72) А. Г. Солод, А. М. Копытов и В. М. Дедикова (53) 621.327.6 (088.8) (56) 1. "Электроника", т. 51, 1978, No 7,. с. 32.

2. Патент США No 4208730, кл. 365 — 185, опублик. 1980 (прототип), (54) (57) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО, содержащее накопитель, первый дешифратор, выходы которого соединены с разрядными шинами первой группы накопителя, первый блок формирователей тока, выходы которого соединены с разрядными шинами первой и второй групп накопителя, первый вход первого блока формирователей тока соединен с шиной питания, второй вход является первым тактовым входом устройства, второй дешифратор, входы которого являются адресными входами первой группы устройства, входы первого дешифратора являются адресными входами второй группы устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, оно содержит второй, третий и четвертый блоки формирователей тока, входы второго блокаформирователей тока являются адресными входами третьей группы устройства, его выходы соединены с разрядными шиками второй группы накопителя, а управляющий вход второго блока формирователей тока соединен с управляющим входом третьего блока формирователей тока и является вторым тактовым входом устройства, входы третьего блока формирователей тока соединены с выходами второго дешифратора, а выходы соединены с адресными шинами накопителя и выходами четвертого блока формирователей тока, управляющий вход которого соединен с первым тактовым входом устройства.

1096693

Изобретение относится к вычислительной технике, в частности к полупроводниковым постоянным запоминающим устройствам (ПЗУ) применяемым в аппаратуре с цифровой обработкой информации, преимущественная об- 5 ласть использования — цифровые системы обработки данных, генераторы символов, генераторы тригонометрических функций, преобразователи кодов, синтез производных логических комбинаций, хранение программ, подпрограмм, табличных данных, констант, внешние устройства ЭВМ и ЦВМ специального назначения и тд

Известно ПЗУ, содержащее матричный накопитель, дещифратор разрядных шин, блок формирователей тока предэаряда разрядных шин,дешифратор адресных шин йакопителя (Ц, Недостатком этого ПЗУ является низкое быстродействие иэ-за отсутствия формирова- 20 . телей тока по разрядным шинам и адресным шинам накопителя.

Наиболее близким по техническому решению к предлагаемому является схема предзаряда запоминающей матрицы, содержащая накопитель, блок формирователей тока, деши-

, фратор разрядных шин накопителя, дешифратор адресных шин накопителя (2).

Однако при выборе адресной шины пако- ЗО пителя происходит заряд паразитной емкости адресной шины накопителя до высокого уровня потенциала через цепочку последовательно соединенных транзисторов дешифратора адресных шин накопителя и таким образом вре- 35 мя заряда (разряда) адресной шины накопителя велико, т.е. быстродействие мало. Аналогично происходит переключение и по разрядным шинам.

Цель изобретения — увеличение быстродей- 4О ствия устройства.

Поставленная цель достигается тем, что в устройство, содержащее накопитель, первый дешифратор, выходы которого соединены с разрядными шинами первой группы накопителя, первый блок формирователей тока, выходы которого соединены с разрядными шинами первой и второй групп накопителя, первый вход первого блока формирователей тока соединен с" шиной питания, второй вход является первым тактовым входом устройства, второй дешифратор, входы которого являются адресными входами первой группы устройства, входы первого дешифратора являются адресными входами второй группы устройства, дополнительно введены второй, третий и четвертый блоки формирователей тока, причем входы второго блока формирователей тока являются адресными входами третьей группы устройства, à его выходы соединены с раэ. рядными шинами второй группы накопителя, а управляющий вход второго блока формирователей тока соединен с управляющим входом третьего блока формирователей тока и является вторым тактовым входом устройства, входы третьего блока формирователей тока соединены с выходами второго дешифратора, а выходы соединены с адресными шинами накопителя и выходами четвертого блока формирователей тока, управляющий вход которого соединен с первым тактовым входом устройства.

На фиг. 1 представлена функциональная схема устройства; на фиг. 2 — временные диаграммы, поясняющие работу устройства.

Устройство, содержит первый дешифратор

1, второй дешифратор 2, накопитель 3, первый блок 4 формирователей тока, второй блок 5 формирователей тока, третий блок

6 формирователей тока, четвертый блок 7 формирователей тока, транзисторы 8 — 12 первого блока формирователей тока, транзисторы 13 — 15 второго блока формирователей тока, транзисторы 16 — 17 третьего блока формирователей тока, транзисторы 18 — 19 четвертого блока формирователей тока, транзисторы

20 — 27 накопителя, первый тактовый вход

28 устройства, второй тактовый вход 29 устройства, шину 30 питания, общую шину 31.

Истоки транзисторов 15, 18, 19 подключены к общей шине 31, первые входы транзисторов 8-12 первого блока формирователей тока подключены к шине 30 питания, их вторые входы (затворы) подключены к перво. му тактовому входу устройства, а выходы соединены с разрядными шинами первой и второй групп накопителя (т. m„,m>,ò 614

Управляющий вход второго блока формирователей тока (эатвор транзистора 15) и управляющий вход третьего блока формирователей тока (истоки транзисторов 16, 17) подключены к второму тактовому входу устройства.

Выходы второго блока формирователей тока соединены с разрядными щинами второй груп. пы накопителя (т. m<,rn<), а его входы являются адресными входами третьей группы устройства. Входы третьего блока формирователей тока (эатворы транзисторов 16 и 17) соединены с выходами второго дешифратора (т a„,- с1„), а его выходы (стоки транзисторов 16, 17) соединены с адресными шинами накопителя (т. с1,, С ) и выходамичетвертого блока формирователей тока (транзисторы Й и 19). Управляющий вход четвертого блока формирователей тока (затворы транзисторов 18 и 19) соединены с первым тактовым входом устройства. Выходы. первого дешифратора соединены с разрядными шинами

3 1096 первой группы накопителя (т.гп„щ. „, m ), а его входы являются адресными входами второй группы устройства, входы второго дешифратора являются адресными входами первой группы устройства. 5

Работа устройства заключается в следующем.

В исходном состоянии в момент т,, (фиг. 2) по первому тактовому сигналу производится заряд емкостей разрядных шин первой и второй групп накопителя через транзис- 10 торы 8 — 12 и "обнуляются" адресные шины накопителя через транзисторы 18, 19 четвертого блока формирователей тока. При смене адреса ца каком-либо адресном входе в любой из трех групп устройства (момент времени 15 .т1) на выбранном выходе второго дешифратора устанавливается высокий уровень напря-; жения и предэаряжает емкости затвор — сток и затвор — исток транзистора 17, так как в этот момент открыты транзисторы 18 и 19 высоким уровнем напряжения сигнала на первом тактовом входе, на втором тактовом входе — низкий уровень напряжения. После окончания смены адресных сигналов (момент времени 1 ) на втором тактовом входе ус- у5 танавливается высокий уровень напряжения, а на первом тактовом входе — низкий. По мере возрастания напряжения на втором тактовом входе устройства и синхронно на выбранной адресной шине накопителя увеличива-

30 ется потенциал на затворе транзистора 17 за счет подкачки напряжения емкостями затвор —. канал, затвор — сток, затвор — исток. При этом на затворе транзистора 17 устанавливается напряжение

2 Епит К

Сзатв. где К = = — — — 0,7-0,8

С„,в. + Cnap тем самым уменьшается Время установления высокого потенциала на выбранной адресной шине и адресная шина накопителя заряжается до амплитуды сигнала без потери Ug . Кроме того, при смене адреса на каком-либо из адресных входов в любой из трех групп устройства первый дешифратор выбирает одну из разрядных шин первой группы накопителя (пусть N>), а на разрядной шине тп второй группы накопителя по второму тактовому сигналу устанавливается нулевой по- 5О .тенциал, так как в это время открыт высо- ким потенциалом транзистора 15, и открывается транзистор 13 второго блока формирователей тока.

Считывание информации происходит следую- 55 щим образом.

При выбранной вторым дешифратором адресной шине накопителя С„и выбранной

693 4 рязрядной шине м.„второй группы накопителя считывание информации возможно из двух ! запоминающих ячеек 24 и 25, выполненных либо с толстым, либо с тонким окислом, и расположенным слева и справа от разрядной шины д второй группы накопителя. Выбор одной из запоминающих ячеек определится первым дешифратором, который вибирает разрядную шину первой группы накопителя (пусть гп ) и тем самым однозначно определится запоминающая ячейка 25. Если запоминающих элемент изготовлен с тонким окислом, то происходит разряд емкости шины и считывается информация, соответствующая логическому нулю. Если же запоминающий элемент изготовлен с толстым окис,лом, то емкость разрядной шины остается заряженной и считывается информация, соответствующая логической единице. Как только считываемая информация поступила на выход на первом тактовом входе, устанавливается высокий уровень напряжения,на втором тактовом входе = низкий. И по первому тактовому сигналу через транзисторы 8 — 12 первого блока формирователей тока производится заряд всех емкостей разрядных шин первой и второй групп накопителя и разряд емкостей адресных шин накопителя через транзисторы 18 и 19 четвертого блока формирователей тока.

Таким образом, накопитель подготовлен для нового считывания информации. После смены адреса на каком-либо адресном входе в любой иэ трех групп устройства на первом тактовом входе устанавливается сигнал низкого уровня, на втором тактовом входе— высокого уровня и принцип работы устройства повторяется.

3а счет применения формирователей тока. в обрамлении накопителя и использования тактовых сигналов производится заряд емкостей адресных шин накопителя до напряжения амплитуды тактового сигнала без потери U„», а предзаряд емкостей разрядных шин первой и второй групп накопителя производится в момент прохождения считываемой информации на выход, что по. вышает быстродействие устройства в 2 раза.

3а базовый образец принято серийно выпускаемое изделие Ê568ÐÅ1.Техническое преимущество предлагаемого изобретений по сравнению с базовым объектом заключается в том, чтоблагодаря введению дополнительных функциональных блоков, элементов и связей, на ведущих к значительному усложнению конструкции, расширяется область применения

ПЗУ за счет увеличения информационной емкости в 16 раз, уменьшения времени счи1096693 тывания на 20%, уменьшения потребляемой мощности на 15%.

Ожидаемйй экономический эффект от исполь- . зования предлагаемого изобретения иа единицу продукции составляет 7,5 руб. на изделия. 5

При ориентировочной головой потребности народного хозяйства в ПЗУ с использованием изобретения в 10000 шт. ожидаемый годовой экономический эффект составляет

75 тыс. руб.

l096693

1096693

6 4

Составитель Г. Бородин

Редактор В. Лушникова -Техред М.Тенер Корректор Л,щеньо

Заказ 3833/39 Тираж 575 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5 филиал ППП "Патент", г. Ужгород, ул. Проектнм, 4