Умножитель частоты периодических импульсов

 

1. УМНОЖИТЕЛЬ ЧАСТОТЫ ПЕРИОДИЧЕСКИХ ИМПУЛЬСОВ, содержащий генератор опорной частоты, выход которо го подключен к счетному, входу первого делителя частоты, разрядные входы которого соединены с шиной кода коэффициента умножения, выход - со счетным входом первого счетчика импульсов , разрядные выходы которого подключены к соответствующим входам первого запоминающего устройства, выходы которого подкл

СОЮЗ СОВЕТСНИХ

И

РЕСПУБЛИН

З1д) Н 03 В 19/00

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ gFГ f +

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТ0РСКОМУ СВИДЕТЕЛЬСТВУ (21) 3584419/18-21 (22) 09. 03. 83 (46) 15. 08. 84. Бюл. У 30

1(72) О.А. Маньковский, С.В.Шевелев и В.Г. Сидоричев (53) 621.374(088.8) (56) 1. Авторское свидетельство СССР

В 337947, кл. Н 03 К 23/00, 1970.

2. Авторское свидетельство СССР

В 4 15669, кл. С 06 F 7/16, 1972.

3. Авторское свидетельство СССР

«к 913374, кл. G 06 F 7/68, 1980. (54) (57) 1. УМНОЖИТЕЛЬ ЧАСТОТЫ ПЕРИОДИЧЕСКИХ ИМПУЛЬСОВ, содержащий генератор опорной частоты, выход которого подключен к счетному входу первого делителя частоты, разрядные входы которого соединены с шиной кода коэффициента умножения, выход — со счетным входом первого счетчика импульсов, разрядные выходы которого подключены к соответствующим входам первого запоминающего устройства, выходы которого подключены к соответствующим входам второго делителя частоты, вход сброса — к входной.шине устройства и входу элемента задержки, первый выход которого соединен с входом списывания первого счет. чика импульсов, второй выход - с вхо. дом сброса первого счетчика импульсов, первого и второго делителей частоты, а первый вход первого управ. ляющего триггера подключен к выходу первого элемента ИЛИ, выход — к первому входу первого элемента И, о тл и ч а ю шийся тем,. что, с целью расширения функциональных возможностей путем расширения диапазона изменения частоты входных импульсов, „.SU„„1108610 А в него введены третий, четвертый и пятый делители частоты, второе

I и третье запоминающие устройства, сумматор кодов, второй управляющий триггер, формирователь импульсов, вторые элементы И и ИЛИ, причем вход сброса третьего делителя частоты соединен с выходом первого делителя частоты и входом сброса второго счет. чика импульсов, разрядные входы — с соответствующими разрядными выходами первого счетчика импульсов, счетный вход — с вторым входом первого элемента И, выходом генератора опорной частоты и счетным входом второго де" лителя частоты, выход подключен к счетному входу второго счетчика импульсов, выходы которого соединены с разрядными входами второго запоминающего устройства, разрядные выходы которого подключены к соответствующим входам четвертого делителя частоты, выход которого соединен с вторым входом первого управляющего триггера, вход сброса — с первым входом первого элемента ИЛИ, входом сброса второго делителя частоты и первым входом второго элемента ИЛИ, второй вход которого через формирователь

° импульсов подключен к второму входу первого элемента ИЛИ и первому входу второго элемента И, выход которого соединен с выходом устройства, второй вход — с выходом второго управляющего триггера, первый вход которого подключен к выходу второго элемента ИЛИ, второй вход — к выходу пятого делителя частоты, вход сброса которого сое" динен с первым входом второго элемента ИЛИ, счетный вход — с выходом первого элемента И и счетным входом чет1108610 еллоу н

6 вх > де Ео орм

Так вертого делителя частоты, разрядные входы — с соответствующими выходами третьего запоминающего устройства, вход сброса которого соединен с соот ветствующими входами сброса первого и второго запоминающих устройств, разрядные входы - с разрйдными выходами сумматора кодов, первые разрядные входы которого подключены к соот ветствующим выходам второго счетчика импульсов, вторые разрядные входы — к кодовой шине коэффициента умножения, а вход списывания — к соответствующим входам первого и второ.

ro счетчиков импульсов.

Изобретение относится к импульсной технике и может быть использовано в цифровых фазометрах, частотомет» рах и синхронизаторах систем автоматического регулирования для умножения частоты периодических импульсов.

В указанных устройствах возникает необходимость умножения частоты за один или несколько периодов умножаемой частоты.

Известно устройство, содержащее генератор опорной частоты, первый де литель частоты, счетчик, элемент задержки, запоминающее устройство, второй делитель частоты, схему срав" пения и схему ИЛИ (1 ).

Работа известного устройства основана на том, что в первом периоде входных (умножаемых) импульсов производится измерение значения Т „ с помощью счетчика, заполняемого ймпульf one сами с частотой, подаваемых от первого делителя частоты. К моменту прихода второго входного импульса счетчик фиксирует число — частота опорного генера. тора импульсов; — коэффициент умножения устройства; — период входных (умножае мых) импульсов.

2. Умножитель частоты по п.1 отличающийся тем, что каждый из делителей частоты содержит элемент ИЛИ, счетчик импульсов, счет. ный вход которого является входом де. лителя частоты, компаратор кодов, первая и вторая группы входов которого соединены соответственно с разрядными выходами счетчика импульсов и разрядными входами делителя частоты, выход - с выходом делителя частоты и первым входом элемента ИЛИ, второй вход которого соединен с входом

"Сброс" делителя частоты, а выход— с входом "Сброс" счетчика импульсов.

Начиная со второго периода вход,ных импульсов,известное устройство формирует выходную последовательность импульсов. Это осуществляется при по5 мощи результатов предварительного измерения периода входных импульсов вторым делителем частоты, проиэводяi щим деление частоты входных опорных импульсов на число и счетчика. При этом — — .щам f ° к, (2)

Ossa u в т.е. известное устройство осуществля. ет умножение частоты входных импульсов на коэффициент умножения К.

Однако измерение периода Tsx производится неточно, так как эа время

2I Тех на вход умножителя приходит не

f«» Т „импульсов, как это соответствует выражению (1), а

N „=f.,„, „Т +аКп.K+aK

25 импульсов (где йК вЂ” остаток в первом делителе частоты, соответствующий числу опорных импульсов, прошедших на вход этого делителя в промежуток времени между и-ым выходным импульсом этого делителя и моментом прихода очередного (второго) входного им" пульса).

Поэтому выражение (2) имеет вид:

Е,„ f (K+ — ), (4)

11ÎÅ(1О т.е. при К)п известное устройство имеет соответствующую погрешность умножения.

Известно также устройство, содержа. щее генератор опорной частоты, первый делитель частоты, счетчик, запоминающее устройство, элемент задержки, второй делитель частоты, схему сравнения и схему ИЛИ, реверсивный счетчик, управляющий триггер,, схемы ИЛИ и И, а также ждущий мультивибратор(23.

В указанном устройстве, принцип работы которого в основном аналогичен описанному, остаток л К первого периода входных импульсов вычитается внача- 15 ле второго периода входных импульсов из последовательности импульсов, поступающих на вход второго делителя частоты. Таким образом, согласно выражению (3) на вход второго делителя 2О за период Т поступает К и импульсов

5к опорной частоты, а на выходе устройства за это время соответственно формируется К импульсов.

Недостатком устройства является ограничение диапазона изменения умножаемой (входной) частоты сверху. Это объясняется тем, что задержка выходных импульсов на рвемя ЬК Т

orl0pH вызывает неравномерность распределения ЗО выходных импульсов за период Т х умножаемой частоты. Эта неравномерность увеличивается с увеличением частоты входных импульсов, что приводит к соответствующей погрешности измере- 35 ния и ограничивает применение известного устройства в цифровых фазометрах частотомерах и других измерительных устройствах.

Верхняя граничная частоты выход- 4О ных импульсов определяется из услоBK TDx вий и

41 или АКТ < " а к так как аК „=К-1, то n ) К вЂ” 1, f ОПОРН " OIIoPH 45 вых ma» и К соответственно

Опо Рн ьх mes» K K 1)

Наиболее близок к предлагаемому умножитель частоты, содержащий генера- 50 тор опорной частоты, выход которого подключен к счетному входу первого делителя частоты, разрядные входы которого соединены с шиной кода коэффициента умножения выход — со счетУ 55 ным входом первого счетчика импульсов, разрядные выходу которого подключены к соответствующим входам первого запоминающего устройства, выходы которого подкпючены к соответствующим входам второго делителя частоты, вход сброса — к входной птнне устройства и входу элемента задержки, первый вход которого соединен с входом списывания первого счетчика импульсов, второй вход — с входом сбро" са первого счетчика импульсов и первого и второго делителей частоты. а первый вход первого управляющего триггера подключен к выходу первого элеI мента ИЛИ, а выход — к первому входу первого элемента И(3).

Введение третьего и четвертого делителя частоты и второго запоминаю. щего устройства позволяет расширить диапазон изменения умножаемых частот до верхней граничной частоты, равной f „ =, в то время

fo

ВХ Ix)ах как, в устройстве f2), верхняя граничная частота опоепеляется выражено кием вида f. 0 . Таким вх ma< К К вЂ” 1 образом, данное устройство позволяет увеличить верхнюю граничную частоту Ê-1 раз. Однако и для него характерна задержка выходных импульсов на время коррекции, которая вызывает неравномерность распределения выход. ных импульсов за период умножаемой частоты, увеличивающуюся с увеличением частоты умножаемых импульсов и ограничивающую верхнюю граничную умножаемую частоту.

Цель изобретения — расширение функциональных возможностей путем рас ширения диапазона изменения частоты входных импульсов.

Поставленная цель достигается тем, что в умножитель частоты периодических импульсов, содержащий генератор опорной частоты, выход которого подключен к счетному входу первого делителя частоты, разрядные входы которого соединены с шиной кода коэффициента умножения, выход — со счетным входом первого счетчика импульсов, разрядные выходы которого подключены к соответствующим входам первого запоминающего устройства, выходы которого подключены к соответствующим входам второго делителя частоты, вход сброса — к входной шине устройства и входу элемента задержки, первый выход которого соединен с входом списывания первого счетчика импульсов, второй выход — с входом сброса первого счетчика импульсов и первого и вто. рого делителей частоты, а первый вход первого управляющего триггера подключен к выходу первого элемента ИПИ, выход — к первому входу первого элемента И, введены третий, четвертый и пятый делители частоты, второе и третье запоминающие устройства, сумматор кодов, второй управляющий триггер, формирователь импульсов и вторые элементы И и ИЛИ. причем вход сброса 10 третьего делителя частоты соединен с выходом первого делителя частоты и входом сброса второго счетчика импульсов, разрядные входы — с соответствующими разрядными выходами перво- 1g

ro счетчика импульсов, счетный вход— с вторым входом первого элемента И, выходом генератора опорной частоты и счетным входом вторбго делителя частоты, выход подключен к счетному входу второго счетчика импульсов, выходы которого соединены с разрядными входами второго запоминающего устройства, разрядные выходы которого подключены к соответствующим вхо- 25 дам четвертого делителя частоты, выход которого соединен с вторым входом первого управляющего триггера, вход сброса — с первым входом первого элемента ИЛИ, входом сброса. второ. З0 го делителя частоты и первым входом второго элемента ИЛИ, второй вход которого через формирователь импульсов подключен к второму входу первого элемента ИЛИ и первому входу второго элемента И, выход которого соединен с

35 выходом устройства, второй вход — с выходом второго управляющего триггера, первый вход которого подключен к выходу второго элемента ИЛИ второй

40 вход " к выходу пятого делителя частоты, вход сброса которого соединен с первым входом второго элемента ИЛИ, счетный вход — с выходом первого элемента И и счетным входом четвертого

45 делителя частоты, разрядные входы— с соответствующими выходами третьего запоминающего устройства, вход сброса которого соединен с соответствующими входами сброса первого и второго запоминающих устройств, разрядные входы - c разрядными выходами сумматора кодов, первые разрядные входы которого подключены к соответствующим выходом второго счетчика импульсов, : вторые разрядные входы — к кодовой шине коэффициента умножения, а вход списывания — к соответствующим входам первого r .и второго счетчиков импульсов.

3 1108610 б

Каждый из делителей частоты содержит элемент ИЛИ, счетчик импульсов, счетный вход которого является входом делителя частоты, и компаратор кодов, первая и вторая группы входов которого соединены соответственно с разрядными выходами счетчика импульсов и разрядными входами делителя частоты, выход — с выходом делителя час» тоты и первым входом элемента ИЛИ, второй вход которого соединен с вхо-

tt и

1 дом Сброс делителя частоты, а выход — с входом. "Сброс" счетчика импульсов.

На фиг. 1 приведена структурная схема устройства; на фиг. 2а приведе но распределение импульсов выходной последовательности второго делителя частоты, соответствующее выражению (4); на фиг. 2б — распределение импульсов выходной последовательности прототипа; на фиг. 2 в — распределение импульсов выходной последователь. ности предлагаемого устройства; на фиг. 2г - распределение импульсов остатка аК за период 7> вх

Умножитель частоты периодических импульсов содержит генератор 1 опорной частоты, выход которого подключен к счетному входу делителя 2 частоты, разрядные входы которого соединены с шиной 3 кода коэффициента умножения, выход — со счетным входом счетчика 4 импульсов, разрядные выходы которого подключены к соответствуюЩим входам запоминающего устройст ва (ЗУ) 5, выходы которого соединены с разрядными входами делителя 6 часто- ты, вход сброса — с входной шиной 7 устройства и входом элемента 8 задержки, первый выход которого соединен с входом списывания счетчика 4 импульсов, второй выход — с входами сброса счетчика 4 импульсов и делите». .лей 2 и 6 частоты. Первый вход управляющего триггера 9 подключен к выходу элемента ИЛИ 10, выход - к первому входу элемента И 11, второй вход которого соединен со счетным входом делителя 6 частоты, выходом генератора 1 опорной частоты и счетным входом делителя 12 частоты, вход сброса которого подключен к выходу делителя 2 частоты и к входу сброса счетчика 13 импульсов, разрядные вхо. ды — к соответствующим разрядным выходам счетчика 4 импульсов, выход— к счетному входу счетчика 13, выходы которого соединены с разрядными

8610 8 фронту входного импульса и может представлять собой дифференцирующую цепочку.

Делитель 12 частоты, счетчик 13 и ЗУ 14 образуют схему, определяющую и запоминающую частное от деления

dK и

Элементы ИЛИ 10 и И 11, управляющий триггер 9 и делитель 15 частоты образуют схему, выдающую пачку из

ЬК и импульсов опорной частоты по каждому выходному импульсу делителя 6 частоты.

Сумматор 23 кодов и ЗУ 22 суммируют коды счетчика 13 и коэффициента умножения и запоминают число

МК

К + и

Делитель 21, частоты, управляющий триггер 20, элементы ИЛИ 16 и И !8 образуют схему, вычитающую из выходной импульсной последовательности де.

ЬК лителя 6 частоты импульсов и

Э равномерно распределенных по времени за период Ts âõîäíûõ импульсов устройства.

Время задержки элемента 8 задержки не должно превышать одного периода генератора 1 опорной частоты.

Работа устройства основана согласно выражению (1) на предварительном измерении периода Тв,„ входных импульсов с шины 7 с помощью счетчика 4, эаполааемого импульсами

t подаваемыми с делителя 2 частоты.

Определяется также остаток измерения периода Т „, соответствующий числу импульсов опорной частоты, прошедших на счетчик 24 делителя.2 частоты за промежуток времени между моментом выхода последнего и-го импульса делителя 2 и моментом прихода очередного входного импульса с шины 7. При этом находят частное йК и

В следующем периоде входных импульсов результаты измерения Те ис.ех пользуются для формирования выходной„ последовательности импульсов делителя 6 частоты производящего.деление частоты опорных импульсов на число и с летчика 4, запоминаемое в ЗУ 5.

При этом частота выходных импульсов делителя 6 частоты соответствует выражению (4). В этом же периоде с помощью делителей 15 и 21 частоты, уп7 110 входами ЗУ 14, выходы которого подключены к соответствующим входам делителя 15 частоты, выход которого соединен с вторым входом управляющего триггера 9, вход сброса — с вторым входом элемента ИЛИ 10, входом сброса делителя б частоты н первым входом элемента ИЛИ 16, второй вход которого через формирователь 17 импулв" сов подключен к.первому входу эле- 1О мента ИЛИ 10 и первому входу элемента И, 18, выход которого соединен с выходом 19 устройства, второй вход— с выходом управляющего триггера 20, первый вход которого подключен к выходу элемента ИЛИ 16, второй входк выходу делителя. 21 частоты, вход сброса которого соединен с первым входом элемента ИЛИ 16, счетный вход— .с выходом элемента И 11 и счетным входом делителя 15 частоты, разрядные входы — с соответствующими выходами ЗУ 22, вход сброса которого сое" динен с соответствующими входами

ЗУ 5 и 14, разрядные входы — с разрядными выходами сумматора 23 кодов, первые разрядные входы которого подключены к соответствующим выходам счетчика 13, вторые разрядные входы соединены с шиной 3 кода коэффициента умножения, а вход списывания— с соответствующиьж входами счетчиков

4 и 13, Знаками + и а обозначены соответственно счетные (суммирующие) входы и входы сброса, устанавливающие в нулевое состояние счетчик, ЗУ и делителя частоты устройства. Каждый из делителей 2, 6, 12, 15 и 21 содержит счетчик 24 импульсов, компаратор 25 кодов и элемент ИЛИ 26.

Делители частоты предназначены для деления частоты или количества

I импульсов, поступающих на счетныйвход делителя, на число, поступающее в коде на разрядные входы делителя.

Счетчик 24 фиксирует число приходящих входных импульсов. При достижении числа, равного числу входного кода, компаратор 25 кодов вырабатывает выходной импульс делителя, кото- Я рый через элемент ИЛИ 26, на второй вход которого может поступать внеш- ний импульс сброса, сбрасывает в нулевое состояние счетчик 24, который сразу возобновляет процесс счета входных импульсов делителя.

Формирователь 17 импульсов формирует выходной импульс по заднему

1108610

9 равляющега триггера 9 и элементов

ИЛИ 10 и И 11 производится ранномерДК ное распределение импульсов аа

1 п период Т „, как показано на фиг. 2г, а с помощью управляющего триггера 20, элементов ИЛИ 16 и И 18 производится вычитание этой равномерно распределен йК ной последовательности из ими 10 пульсов из ныходной последовательности делителя 6 частоты.

Благодаря этому частота выходных импульсов устройства соответствует выражению (2) во всем диапазоне изменения частоты входных импульсов.

Умножитель частоты периодических импульсов работает следующим образом, Импульсы генератора 1 опорной частоты непрерывно поступают на 20 нход делителя 2 частоты, выходные опо н ккпуоьои которого — рк ук — оодсчктынаются счетчиком 4.

Счетчик 4 импульсов сбрасывается в нулевое состояние каждым входным импульсом умножаемой частоты, снимаемым с элемента 8 задержки, после чего в нем сразу возобновляется процесс счета выходных импульсов делителя 2 частоты. Поэтому к моменту поступления следующего импульса с шины 7 в сетчике 4 будет записано число, соответствующее выражению (1)р

Каждый очередной входной импульс с шины 7 сбрасывает в исходное сос35 тояние ЗУ 5, а затем импульсом с первого выхода элемента 8 задержки записывает в ЗУ 5 число и счетчика 4.

Делитель 6 частоты сбрасывается в нулевое состояние импульсом, приходящим с выхода элемента 8 задержки, а затем формирует выходную последовательность импульсов, которая является следствием деления входных опор45 ных импульсов на число п, хранимое н ЗУ 5.

Число импульсов, поступающих на вход делителя 6 частоты с генератора 1 опорной частоты за период Тц„ определяется выражением (3), а частота выходной последовательности— выражением (4). Эта последовательйость импульсов поступает на элемент

И 18, на котором происходит вычитадК 55 ние из этой последовательности п импульсов, равномерно распределенных по времени за период Т . лК

Значение определяется пред

A варительно с помощью делителя 12 частоты и счетчика 13 следующим .образом.

Делитель 12 частоты и счетчик 13 периодически сбрасываются н нулевое состояние каждым выходным импульсом делителя 2 частоты. Л так как после каждого сброса возобновляется процесс деления К „ на число счетчика 4, то после n-ro выходного импульса делителя 2 частоты на счетчик 13 поступают импульсы с частотой и

Учитывая, что к моменту 1рихода входного импульса с шины 7 I à делитель 12 частоты счетчик 24 поступит йК импульсов опорной частоты, то к этому времени в счетчике 13 будет зафиксиdK ровано число — которое по ими пульсу с первого выхода элемента 8 задержки списывается в ЗУ 14. По

DK этому импульсу число K + суми матора 23 кодов списывается в ЗУ 22 и хранится до следующего входного импульса с шины 7.

Данные ЗУ 14 и 22 используются для равномерного распределения

hK п импульсов на следующий период

Т „ входных импульсов. Для этого каждый выходной импульс с делителя 6 частоты через элемент ИЛИ 10 перебрасывает управляющий триггер 9 и через элемент И 11 импульсы опорной частоты поступают на вход делителя 15 часdK тоты, который через импульсов п опорной частоты формирует выходной импульс, устанавливающий триггер 9 в исходное состояние ° Схема работает аналогично с приходом выходного импульса делителя б частоты и вырабатыЬК вает пачку из импульсов опори ной частоты, которые IIocT+III0T. c BbI хода элемента И 11 на счетный вход делителя 21, который предварительно сбрасывается в нулевое состояние через элемент 8 задержки входным импульсом устройства. Этим импульсом через элемент ИЛИ 16 управляющий триггер 20 устанавливается в такое состояние, при котором выходные импульсы делителя 6 частоты проходят через элемент И 18 на выход 19 устройства.

6 частоты

11 1108610 12

По мере увеличения числа выход- ЬК ных импульсов делителя 6 частоты чис; делителЯ 21 частотыпостУиает (K+ †)"

К п ло, фиксиРУемое счетчиком 24 делите-, и импульсов. Поэтому за время ля 21 частоты, увеличивается и, наТв„ делитель 21 частоты вычитает из конец, достигает значения К+

5 и выходной последовательности делителя

К+—

ЬК (K+ )

4K hK и n- n

,это осуществляется через

ЬК (K+ — )

К и f0

n+ 1 выходных импульсов дели- импульсов, равномерно распределенных по времени за период Тв„ (фиг. 2г), частоты . При этом делитель 21 частоты фоРмиРУет выходной импУльс, тывает К выходных равномерно распреперебрасывая триггер 20 и закрывая элемент И 18. ПоэтомУ следУющий вы- . (фиг. 2в), т.е. частота выходных z

15 ходной импУльс делителЯ 6 частоты на пульсов соответствует выражению (2). входную шину устройства не проходит.

Задний фронт этого импульса разреша- Таким образом, устройство осущеет прохождение выходных импульсов де- ствляет умножение частоты выходных лителя 6 частоты на выход 19 устройст->О импульсов на коэффициент умножения. ва. Верхняя граничная частота диапазона

За период TffÄ делитель 6 частоты изменения умножаемых частот предлаЬК гаемого устройства в М К-1 pas пре(фиг. 2аj формирует К + импульи . :вышает верхнюю граничную частоту про сов, по которым за это время на вход 5 тотипа.

1108Ь10 ,Составитель С. Клевцов

Редактор Л. Пчелинская Техред Т.Фанта Корректор В.Бутяга

Заказ 5884/43 Тирам 862 Подписное

ВНИИПИ Государственного коь|итета СССР. по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Уагород, ул. Проектная, 4