Устройство для сопряжения с микропроцессором

 

УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ С МИКРОПРОЦЕССОРОМ, содержащее однонаправленный коммутатор, двунаправленный коммутатор, регистр срстояний и группу периферийных блоков, каждый из которых содерж1-1т источники и приемники информации, причем информационный вход однонаправленного коммутатора является адресным входом устройства, первый информационный вход - выход двунаправленного коммутатора соединен с информационным входом регистра состояния и является информационным входом - выходом устройства, тактовый и синхровход регистра состояний являются первым тактовым и синхронизируюо(им входами устройства, отличаю щ а е с я тем, что, с целью повышения производительности, в него введены блок управления, содержащий три элемента И, триггер, элемент задержки , дешифраторы состояния, два триггера, элемент ИЛИ, три элемента И, три счетчика, два формирователя импульсов, а в каждый периферийный блок группы - элемент И, причем входы дешифратора состояния соединены с выходами регистра состояний , выход деш1« ратора состояния соединен с первым установочным входом первого триггера, выход которого соединен с первыми входами первого , второго и третьего элементов И, вторые входы которых объединены и являются входом готовности устройства , третьи входы второго и третьего элементов И объединены с первым входом первого элемента И блока управления и являются вторым тактовым входом устройства, третий вход первого элемента И соединен с первым инверсным входом второго элемента И блока управления и с первым тактовым входом устройства, выходы первого , второго и третьего элементов И соединены соответственно со счетными входами первого, второго и третьего счетчиков, -установочные входы которых объединены с установочным входом первого триггера и соединены с выходом элемента ИЛИ, выход первого счетчика соединен с первыми входами ;о первого и второго формирователей sl импульсов, выход второго счетчика :о соединен с вторьм входом первого формирователя импульсов, выход третьего счетчика соединен с вторым входом второго формирователя импульсов, выход которого соединен с первым устаiHOBCMHiiM входом второго триггера и с первым входом элемента ИЛИ, второй вход которого является входом общего сброса устройства, выхрд первого формирователя импульсов соединен с вторым установочным входом торого триггера, выход которого соединен с вторьми входами первого и

СОЮЗ СООЕТСНИХ

WU

РЕСПУБЛИК

099 (И) 3(д) .С 06 F 3/04

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ASTOPOXOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

flO ДЕЛАМ ИЗОБРЕТЕНИЙ И OTHPbfAO (21) 3570731/18-24 (22) 01. 04. 83 (46) 23. 08. 84. Бюл. Ф 31 (72) M.Ä. Карабецкий (71) Ордена Ленина институт ки- ° бернетики им. В.М. Глушкова (53) 681 ° 325(088.8) (56) 1. Балашов Е.П., Пуэанков Д.В.

Микропроцессоры и микропроцессорные системы. М., "Радио и связь", 1981.

2. Авторское свидетельство СССР

В 934466, кл. G 06 F 3/04, 1979 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ С

МИКРОПРОЦЕССОРОМ, содержащее одно направленный коммутатор, двунаправленный коммутатор, регистр состояний и группу периферийных блоков, каждый из которых содержит источники и приемники информации, причем информационный вход однонаправленного коммутатора является адресным входом устройства, первый информационный вход - выход двунаправленного коммутатора соединен с информационным входом регистра состояния и является информационным входом — выходом устройства, тактовый и синхровход регистра состояний являются первым тактовым и синхронизирующим входами устройства, о т л и ч а ющ е е с я тем, что, с целью повышения производительности, в него вве- дены блок управления, содержащий три элемента И, триггер, элемент задержки, дешифраторы состояния, два триггера, элемент ИЛИ, три элемента И, три счетчика, два формирователя импульсов, а в каждый периферийный блок группы - элемент И. причем входы дешифратора состояния соединены с выходами регистра состояний, выход дешифратора состояния соединен с первым установочным входом первого триггера, выход которого соединен с первыми входами первого, второго и третьего элементов

И, вторые входы которых объединены и являются входом готовности устрой. ства, третьи входы второго и треть" его элементов И объединены с первым входом первого элемента И блока управления и являются вторым тактовым входом устройства, третий вход первого элемента И соединен с первым инверсным входом второго элемента И блока управления и с первым такто.— вым входом устройства, выходы первого, второго и третьего элементов И соединены соответственно со счетными входами первого, второго и третьего Я счетчиков, установочные входы которых объединены с установочным входом первого триггера и соединены с выходом элемента ИЛИ, выход первого счетчика соединен с первыми входами первого и второго формирователей импульсов, выход второго счетчика соединен с вторым входом первого формирователя импульсов, выход третьего счетчика соединен с вторым входом второго формирователя импульсов, выход которого соединен с первым уста новочным входом второго триггера и с первым входом элемента ИЛИ, второй вход которого является входом общего сброса устройства, выход пер вого формирователя импульсов соединен с вторым установочнюю входом торого триггера, выход которого соединен с вторьии входами первого и

1109730 второго элементов И блока управления, с установочным входом блока управления, управляющими входами двунаправленного и однонаправленного коммутаторов, причем в блоке управления выход первого элемента И соединен с синхровходом триггера, выход которого соединен с первым входом третьего элемента И и через элемент задержки — с его вторым входом, выход третьего элемента И соединен с первыми стробирующими входами источников информации периферийных блоков группы, выход первого элемента И соединен с вторыми стробирующими входами источников и стробирующими входами приемников информации периферийных блоков группы, выход счетчика триггера блока управления соединен с первыми входами элементов И периферийных блоков группы, вторые и третьи

Изобретение относится к автоматике и вычислительной технике и может быть использовано для связи между периферийными устройствами в микропроцессорной системе. 5

Известны разнообразные устройства микропроцессорной связи, в которых применены общие магистральные шины для связи между микропроцессором (МЛ), памятью и периферийными

10 устройствами (ПУ). Передача информации между ПУ в таких устройствах возможна в одном из двух режимов: с участием МП и без него (1 3.

В первом случае информация от ис15 точника информации передается вначале в MII, а затем из него в приемник информации. Однако такая процедура передачи приема информации между ПУ является медленной.

Во втором случае процессор исключается из процедуры обмена информацией как промежуточное звено. Такой режим носит название прямой передачи данных (ППД). При этом устанавлива25 ется прямая связь между ПУ с целью передачи информации между ними, а разрешение на обмен в таком режиме дает МП, но затем он отключается от входы которых соединены соответствейно с выходами готовности источников и приемников информации, сбросовые входы источников и приемников информации соединены с входом общего сброса устройства, информационные выходы источников и информационные входы приемников информации через .двунаправленную информационную шину соединены с вторым информационным входом — выходом двунаправленного коммутатора, выход элемента И каждого периферийного блока соединен с ,управляющими входами источника и приемника информации, группа выходов однонаправленного коммутатора и выходы элементов И периферийных блоков группы через адресную шину устройства соединены с группой входов элемента И каждого периферийного блока группы, кроме первого. системных шин адреса и данных и не участвует в процедуре обмена информацией. Таким образом, МЛ простаивает в течение всего цикла ППД. Если цифровая информация, которой обмениваются ПУ, не подлежит дополнительной обработке в МП, а только передается из одного периферийного устройства в другое, то и в первом и во втором случае имеет место общий недостаток — снижение производительности микропроцессорной системы при передаче информации между ПУ.

В первом случае из-за того, что для такой передачи привлекается МП и тем самым он непроизводительно тратит свой ресурс времени. Во втором случае из-за того, что МП простаивает во время передачи информации между ПУ в цикле ПЙД.

Наиболее близким по технической сущности к изобретению является устройство микропроцессорной связи, содержащее регистр состояний, три однонаправленных к<9ммутатора, один двунаправленный коммутатор, счетчик, три триггера, пять элементов ИЛИ, десять элементов И, элемент задержки, три формирователя импульсов и внеш1109730 нее устройство (функционально эквивалентное периферийному устройству)(23.

Недостатком известного устройства является низкая эффективность обмена информацией между внешними уст- 5 ройствами, если такая информация не подлежит дополнительной обмотке. в MII.

Целью изобретения является повышение эффективности обмена информацией за счет параллельной работы микропроцессора и передачи информации между внешними устройствами.

Поставленная цель достигается тем что в устройство для сопряжения с микропроцессором, содержащее однонаправленный коммутатор, двунаправленный коммутатор, регистр состояний и группу периферийных блоков, каждый из которых содержит источник и приемник информации, причем информационный вход однонаправленного коммутатора является адресным входом устройства, первый информационный щ вход, — выход двунаправленного коммутатора соединен с информационным входом регистра состояния и является информационными входом — выходом устройства, тактовый и синхровход регистра состояний являются первым тактовым и синхронизирующим входами устройства, введены блок управления, содержащий три элемента И, счетный триггер, элемент задержки, дешифраторы. состояния, два триггера, элемент ИЛИ, три элемента И, а в каждый периферийный блок группы — элемент И, три счетчика,два формирователя импульсов, причем входы дешифратора состояния соединены с выхо40 дами регистра состояний, выход дешифратора состояния соединен с первым установочным входом первого триггера, вьжод которого соединен с первыми входами первого, второго и

45 третьего элементов И, вторые входы которых объединены и являются входом готовности устройства, третьи входы второго и третьего элементов И объединены с первым входом первого элемента И блока управления и являются вторым тактовым входом устройства, третий вход первого элемента И соединен с первым инверсным входом второго элемента И блока управления и с первым тактовым входом уст-. ройства, выходы первого; второго и третьего элементов И соединены соответственно со счетными входами первого, второго и третьего счетчиков, установочные входы которых объединены с установочным входом первого триггера и соединены с выходом элемента ИЛИ, выход первого счетчика соединен с первыми входами первого и второго формирователей

1 импульсов-, вьмод второго счетчика соединен с вторым входом первого формирователя импульсов, выход третьего счетчика соединен с вторым входом второго формирователя импульсов, выход которого соединен с первым установочным входом второго триггера и с первым входом элемента

ИЛИ, второй вход которого является входом общего сброса устройства, выход первого формирователя импульсов соединен с вторым установочным входом второго триггера, выход которого соединен с вторыми входами первого и второго элементов И блока управления, с установочным входом триггера блока управления, управляющими входами двунаправленного и однонаправленного коммутаторов, причем в блоке управления выход первого элемента И соединен с синхровходом триггера, выход которого соединен с первым входом третьего элемента И и через элемент задержки — с его вторым входом, выход третьего элемента И соединен с первыми стробирующими входами источников информации периферийных блоков группы, выход первого элемента И соединен с вторыми стробирующими входами источников и стробирующими входами приемников информации периферийных блоков группы, выход счетного триггера блока управления соединен с первыми входами элементов И периферийных блоков группы, вторые и третьи входы которых соединены соответственно с выходами готовности источников и приемников информации, сбросовые входы источников и приемников информации соединены с входом общего сброса устройства, информационные выходы источников и информационные входы приемников информации через двунаправленную информациьнную шину соединены с вторым информационным входом — выходом двунаправленного коммутатора, выход элемента И каждого периферийного блока соединен с управляющими входами источника

1109730

Устройство-источник 12 информации 5 состоит из элемента И 37, элемента задержки, выполненного на элементе

И 38, пиоде Д и конденсаторе С, узи приемника информации, группа выходов однонаправленного коммутатора и выходы элементов И периферийных блоков группы через адресную шину устройства соединены с группой входов элемента И каждого периферийного блока группы, кроме первого.

На фиг. 1 представлена структурная схема предлагаемого устройства; на фиг. 2 и 3 — временные диаграммы работы микропроцессора и устройства соответственно; на фиг. 4 — конкретный пример решения блока управления и группы периферийных блоков.

Устройство содержит (фиг. 1) однонаправленный коммутатор 1, адресный вход 2 устройства, общую адресную шину 3 устройства, двунаправленный коммутатор 4, вход — выход 5 информации устройства, общую шину 6 информации устройства, регистр 7 состояния, вход 8 синхронизации уст,ройства, вход 9 "Готовность" устройства, первый тактовый вход 10 тактового сигнала Ф1, второй тактовый вход 11 тактового сигнала Ф2, источники 12 информации и приемники 13 информации, которые объединены в группы периферийных блоков 14, блок 15 управления передачей инфор- З0 мации между внешними устройствами, первый выход 16 блока управления для стробирования всех источников информации, второй выход 17 блока управления для стробирования всех приемников информации, третий выход 18 блока управления для определения группы старшего приоритета, дешифратор 19 состояний, триггеры 20 и

21, элемент ИЛИ 22, элементы

И 23 — 25, счетчики 26 — 28, формирователи 29 и 30 сйгналов, элемент

И 31 в каждой группе внешних устройств и вход 32 общего сброса устройства. 4с

На фиг. 3 приведен пример конкретного технического решения схем блоков 12, 13 и 15 устройства и соединение их между собой. Блок 15 управления передачей информации между внешними устройствами содержит элементы И 33 и 34, триггер 35 и элемент задержки, выполненный на элементе И 36, диоде Д и конденсаторе С. ла 39, имеющего информационные выходы и выход сигнала готовности, а также вход запуска, триггеров 40 регистра, трехстабильных шинных формирователей 41, триггера 42 готовности, . триггера 43, элемента И 44, элемента ИЛИ 45. Число триггеров 40 регистра и трехстабильных элементов 41 определяется разрядностью информационной.посыпки АЦП и в данном примере равно 8.

Устройство-приемник информации состоит из триггеров 46 регистра, элемента И 47, элемента задержки, выполненного на элементаИ 48, диоде

4 и конденсаторе С, элементе ИЛИ 49, триггере 50 готовности с входом 51 внутренней готовности. Для конкретности на фиг, 4 изображена группа

14 под номером 3 (третий уровень приоритетности).

Однонаправленный коммутатор 1 предназначен для разделения и сопряжения адресного входа 2 устройства с общей адресной шиной 3 устройства.

Двунаправленный коммутатор 4 используется для сопряжения информационного входа — выхода 5 устройства с общей шиной 6 данных устройства..

Блок 15 управления передачей информации от источника 12 информации к приемнику 13 информации внутри одной из групп 14 с самым старшим приоритетом вырабатывает следующие служебные сигналы: ОГСП вЂ” определение группы старшего приоритета, CTP И вЂ” строб источника информации и CTP П вЂ” строб приемника информации.

Регистр 7 состояния необходим для фиксации байта состояния МП в момент прихода сигнала синхронизации

"Синхро" от МП. Этот байт состояния затем дешифрируется в дешифраторе 19 состояния.

На выполнение команды ввода данных в микропроцессор (МП) требуется три машинных цикла M. Каждый машинный цикл выполняется в течение времени, соответствующего длительности 3 - 4 тактов (Т1-Т4), длительность каждого из них соответствует периоду следования внешних тактовых сигналов Ф1 и Ф2. В течение машинного цикла М1 производится выборка команды. После загрузки команды в регистр команды первичный автомат МП по коду команды определяет, что данная команда ввода — двухбайтная, 7 1

Поэтому происходит переход первичного автомата иэ машинного цикла

М1 н М2, т.е. иэ состояния Т4 автомат вновь переходит в состояние Tf.

В машинном цикле М2 второй байт команды из памяти, считывается по шине данных по сигналу разрешения ввода. Это второй байт команды определяет номер внешнего устройства ввода, от которого следует получить байт входных данных. В состоянии

Т1 третьего машинного цикла МЗ первичный автомат выставляет на адресной шине адресную посылку, которая была представлена во втором байте команды. В такте Т2 по приходу импульса Ф2 проверяется наличие сигнала готовности. Затем МП переходит к такту ТЗ и -осуществляется переда ча данных в аккумулятор МП.

Каждый такт машинного цикла образует пару сигналов такгирования

Ф1 и Ф2, поступающих от внешнего генератора. В .начале каждого машинного цикла первичный автомат гене- . рирует сигнал синхронизации микропроцессорной системы, по котороиу в регистр 7 состояния заносится слово состояния МП. Теи самым устройство микропроцессорной связи получает информацию о состоянии .МП в каждом цикле.

Тактовые импульсы Ф1 делят каждый машинный цикл на такты. Логические цепи синхронизации в MlI используют тактовые импульсы для формирования импульса синхронизации

"Синхро", которь1й определяет начало каждого машинного цикла. Импульсы

"Синхро" запускаются перепадом от низкого потенциала к высокому сигнала Ф2.

Итак, сигнал "Синхро" вырабатывается МП s начале каждого машинного цикла (фиг. 2) и йспользуется в качестве сигнала, идентифицирующего информацию, представленную общей на информационном входе — выходе 5 устройства как слово состояния. Поэтому сигналы, представленные на .выходе восьмираэрядного регистра 7 состояния, используются в устройстве для выработки в дальнейшем сигналов управления передачей/приемом информации от источников к приемникам информации внутри одной группы старшего приоритета. Всего ИП типа ,К580 ИК80 имеет десять-типов машин109730

8 ных циклов и соответственно десять кодов состояния, идентифицирующих эти циклы.

Полный набор основных команд МП типа К580 ИК80 равен 72 командам.

Первые три такта (Т1, Т2, ТЗ) nepsoFo машинного цикла МП одинаковы для всех этих команд.. В первом так!

О ,те Т1 МП выставляет на общей шине адреса адрес очередной команды А15АО. Одновременно на шине "Синхро" появляется сигнал, который идентифицирует информацию на шине данных . Д7-ДО как слово состояния и загружа1S ет его в регистр 7 состояния, а также свидетельствует о начале машинного цикла М1. Для работы устройства необходимо идентифицировать в первом машинном цикле М1 при реализации любой команды только цикл "Выбор11 ка команды, который имеет унитарный код, соответствующий разрядам шины данных Д7-ДО, равный 1010 0010.

Сигнал "Синхро" связан с возрастающим фронтом иипульса Ф2. Имеется задержка t между переходом сигнала

Ф2 низкого потенциала к высокому и возрастающим фронтом.имлульса "СинхII ро . Существует также соответству-, ющая задержка (также 6„)между следующим импульсом Ф2 и задним фронтом сигнала "Синхро". Информация о состоянии отображается на шинах

Д7-ДО в течение этого же интервала

З5 между импульсами Ф2. Переключение сигналов о. состоянии подобным же образом управляется импульсами Ф2.

Возрастающий фронт импульса Ф2 в течение такта Т1 также загружает

4О адресные шины (A15 AO). Сигналы на этих шинах становятся устойчивыии в пределах короткой задержки относительно импульса Ф2 и продолжают оставаться стабильныии до появ45 ления первого импульса Ф2 после такта ТЗ. Это дает МП достаточное время для чтения данных из памяти.

После того, как МП послал адрес

5О в память, возможно, что память запросит Ожидание". Это делается выдачей низкого потенциала на шину .ГТ перед интервалом 1 "Установка готовности", который имеет место55 в течение импульса Ф2 в пределах тактов Т2 или Т . До тех пор, пока шина ГТ находится под низким потен-, циалом, процессор будет простаивать, 9 1109730 10 давая памяти время отреагировать на запрос МП (фиг. 2).

МП отвечает на запрос ожидания путем вхождения в такт Т в конце такта Т2, прежде чем перейти непос- 5 редственно к такту Т3. Вход в такт

Т „инициируется сигналом ожидания из МП, подтверждая запрос.памяти. Переход шины "Ожидание низкого потенциала к высокому производится передним фронтом импульса Ф1 и имеет место в пределах короткой задержки входа в такт Т

Период ожидания может быть неопределенной продолжительности. MII остаеть1 ся s состоянии ожидания до тех пор, пока шина ГТ. не примет высокий потенциал. Сигнализация о готовности должна предшествовать заднему фронту импульса Ф2 на указанный интервал 1 для того, чтобы гарантировать

3 выход из Т „ такта. Тогда машинный цикл может быть продолжен, начиная с переднего фронта следующего импульса Ф1. Следовательно, интервал ожидания будет состоять из суммарного числа тактов Т и будет всегда кратен периоду импульсов тактового генератора.

Из альтернативных состояний Т2 30 или:Тщ MII всегда переходит в состояние Т3, в котором по шине данных поступают данные из памяти в регистр кода операции МП. Дешифратор кода операции и устройство управления МП формируют сигналы управления и синхронизации для внутренних пересылок данных, а также соответствующие дешифрируемой команде машинные циклы.

Такты Т4 и Т5 отводятся для реали- щ зации операции, заданной кодом команды. На этом заканчивается машинный цикл М1.

Рассмотрим более подробно работу

МП в такте Т4 цикла М1. 45

Такт Т4 в цикле М1 имеет место для всех без исключения команд, в отличие от такта Т5, который имеет место только для 12-ти команд в цикле М1.

Кроме того, такты Т4 и Т5 цикла

М1 характеризуют собой операции, которые будут полностью внутренними.

Поэтому в устройстве микропроцессор- 5> ной связи такт Т4 полностью используется для передачи информации от источника 12 информации к приемнику 13 информации внутри одной из групп периферийных блоков 14 (фиг.1) .

Для осуществления такой передачи информации необходимо произвести следующую последовательность операций: выделить в машинном цикле М1 такт Т4, который всегда следует за тактом ТЗ, но наступление такта ТЗ может быть задержано из-за времени ожидания МП; выключить коммутаторы

1 и 4 (фиг. 1) и тем самым разделить адресные входы 2 устройства и информационные входы — выходы 5 устройства от соответствующих шин адреса 3 и данных 6 устройства; определить группу старшего приоритета из числа всех групп 14 внешних устройств, желающих произвести передачу/прием информации к этому моменту времени; выдать сигнал строба источника информации (CTP И) и тем самым выдать информацию из регистра источника информации на шину 6 данных,устройства; выдать сигнал строба приемника информации (СТР П), по которому выставленная на шине данных информация будет переписана в регистр приемника информации; завершить цикл передачи/приема информации внутри группы 14 старшего приоритета и включить коммутаторы 1 и 4 и тем самым соединить общие адресные вход 2 устройства и информационный вход — выход 5 устройства с соответствующими шинами адреса 3 и данных 6 устройства.

Устройство работает следующим образом.

В первый момент после включения устройства (фиг. 3) с приходом сигнала "Сброс" на вход 32 элемента

ИЛИ 22 на выходе этого элемента появится отрицательный потенциал, который установит в нулевое состояние первый триггер 20 и триггеры счетчиков 26, 27 и 28. Низкий уровень на выходе триггера 20 запретит прохождение тактового сигнала Ф1 через элемент И 23, а тактового сигнала

Ф2. — через элементы И 24 и 25.

С приходом сигнала "Синхро" регистр 7 состояния зафиксирует код состояния, который в первом цикле

М1 после включения устройства всегда будет "Выборка команды". Дешифратор 19 кода состояния, настроенный только на состояние "Выборка команды", сработает, и на его выходе

1109730

S5 появится потенциал, устанавливающий триггер 20 в единичное состояние.

Тем самым откроется первый вход элемента И 23 и он начнет пропускать тактовые сигналы Ф1 после того, как появится сигнал ГТ памяти микропроцессорной системы на шине 9.

Такт Т4 начинается всегда по переднему фронту второго импульса тактового сигнала Ф1, следующего после прихода переднего фронта сигнала ГТ (окончание такта ожидания на фиг. 3). Поэтому на выходе счетчика

26 с коэффициентом счета К = 2, который переключается по переднему фронту импульса Ф1, появится положительный потенциал с приходом второго импульса Ф1 (фиг. 3). Аналогичное произойдет и со счетчиком 27, который имеет коэффициент счета К=2 и на выходе которого появится положительный потенциал по .приходу переднего фронта второго импульса Ф2, после того, как будет открыт элемент

И 24 по входам, связанным с сигналом ГТ и с вьмодом триггера 20.

Так как выходы триггеров 26 и 27 соединены с входами формирователя

29 импульсов, то на выходе схемные элементы формирователя 29 импульсов сформируют положительный импульс.

Этим положительным импульсом установится в единичное состояние триггер 21 и на выходе этого триггера появится потенциал, который подается на вход блока 15 управления и на управляющие входы коммутаторов 1 и 4. При этом укаэанные коммутаторы выключаются и произойдет разделение адресных входов 2 устройства и информационных входов - выходов 5 устройства от соответствующих шин

3 и 6 устройства.

Таким образом, по переднему фронту второго, после появления сигнала системной готовности ГТ на входе 9 импульса Ф1 произойдет выключение коммутаторов 1 и 4. При этом необходимо также учесть временную задержку, обусловленную временем выключения коммутаторов и временем переходных процессов остальных элементов схем.

Точки на фиг. 3 соответствуют моменту времени, когда коммутаторы

1 и 4 выключились. В следующий момент времени (точка 2 на фиг. 3) после выключения коммутаторов 1 и 4

5 !

О

?О

4S

50 блок 15 управления выдаст сигнал

"Определение группы старшего приоритета" (ОГСП). Группа У 1, выход элемента И 31 которой подключен к шине А1, будет обладать самым старшим приоритетом. Приоритетность остальных групп убывает по мере роста их номера.

Сигнал ОГСП снимается с третьего вьмода 18 блока 15 управления и подается на первые входы элементов

И 31. Вторые и третьи входы этих элементов И соединены соответственно с выходами внутренней готовности источника информации (ГТ1) и приемника информации (ГТ2) этой же группы.

Вьмоды элементов И 31 каждой группы соединены.с входами элементов И последующих групп и с одной из адресных шин, разрядность которой соответствует уровню приоритетности данной,. группы внешних устройств.

Поэтому, например, вьмод элемента

И 31 группы !! 2 соединен с адресной шиной А2, а выход элемента И 31 группы !! 3 соединен соответственно с адресной шиной АЗ и т.д.

Из фиг. 4 видно, что по сигналу

ОГСП сработали бы схемы 31 совпадения в тех группах, в которых к данному моменту времени появился сигнал ГТ1 как источников, так и сигнал ГТ 2 приемников информации. Но из всех этих групп разрешающий отрицательный потенциал появится только на выходе элемента И 31 в группе с самым старшим приоритетом. Пусть в самом общем случае в указанный момент времени будут готовы передать и принять информацию внутри группы все 16 групп. Тогда только на выходе элемента И 31 группы-.В 1 появится отрицательный потенциал совпадения, который закроет .все оставшиеся пятнадцать элементов И 31. Поэтому отрицательный потенциал с выхода элемента И 31 поступит на соответствующие входы источника 12 и приемника 13 информации только в группе У 1 и подготовит их схемы для дальнейшей работы.

Через время задержки, необходимое для окончания переходных процессов после прихода сигнала ОГСП, блок 15 управления выработает на выходе 16 сигнал CTP И (точка 3 на фиг. 3), который пройдет по магистральной линии на входы источников 12 информа13 1109730 14 ции всех групп 14. Только-в группе ся низкий уровень (неготовность приВ 1 на входе источника 12 информации емника информации). Одновременно с присутствует разрешающий отрицатель- установкой триггеров 42 и 43 сигнаный потенциал с выхода элемента И 31 лом с выхода элемента ИЛИ 45 проиэтой же группы. Поэтому только в S зойдет запуск узла 39. этой группе информация из регистра, Через время, равное циклу преобисточника 12 информации будет выс- разования узла 39, íà его выходе готавлена по сигналу СТР И на шину товности появится импульс, по которому произойдет занесение информаданных.

После этого блок 15 управления 0,ции из узла 39 в триггеры 40 ре выдает сигнал CTP П с. выхода 17 . гистра, а на инверсном выходе триг(точка 4 на фиг. 3), который прой- гера 42 появится высокий уровень дет по магистральной линии на входы сигнала ГТ1. Условимся, что к этому приемников 13 информации всех групп моменту времени появится и сигнал

14. Только в группе Р 1 этот сигнал 1з внутренней готовности к приему инпреобразуется в строб для записи ин-. формации в приемнике информации на формации в приемный регистр прием- входе 51. Тем самым на прямом выходе ника 13 информации. В следующий мо- триггера 50 и на третьем входе элемент времени (точка 5 на фиг. 4), мента И 31 появится высокий уровень после завершения передачи информации 20 сигнала ГТ2. На остальных входах схемы из источника 12 в приемник 13 внут- 31 совпадения также присутствуют ри группы 9 1, происходит включение высокие уровни с адресных линий А1 коммутаторов 1 и 4 после переключе- и А2 из-за неготовности групп УУ 1 ния триггера 21. На.этом заканчива- и 2.

:ется такт Т4 и все схемы устройства приходят в исходное состояние. Пе- С приходом высокого уровня сигредача информации от источников 12 нала ОГСП произойдет совпадение по инф рмации к приемникам 13 информа- всем входам элементов И 31 только ц и внутри оставшихся необслуженных в группе 14 под Ф 3 и на ее выходе групп 14 произойдет аналогично опи- 30 появится низкий уровень. В следующий санной в последующих тактах Т4 по- момент времени (точка 3 на фиг. 4) следующих циклов М1. появится отрицательный импульс CTP И

Совместная работа блоков 12 и 13 (фиг. 3), по которому на выходе элепроисходит под действием сигналов мента И 44 появится высокий уровень, с в ода триггера 21 и с выходов з так как на обоих их входах пРисУтблока 15 управления. Временные- соот- ствУют низкие Уровни. По переднему ношения этих сигналов были приве- фронту сигнала с выхода элемента девы на фиг. 4 и 6. Условимся, на- И 44 на выходе триггера 43 появится пр ер, что в рассматриваемый момент ж уровень, по которому произойе времени устройства — источники и при-40 дет включение шинных формирователей ии в группах 14 z ш 1 41 и информа иЯ из Ри еров Реzис— и 2, име ими более высокий.приори- Ра 40 будет выставлена на шинУ 6 тет, чем группа В 3, не готовы к передаче/приему информации внутри эт.их групп рупп. 45

В следующий момент времени (точка 4 на фиг. 3) на выходе 17 появитВ первый момент времени после включения питания и после прихода переднему фронту которого на выходе сигнала "Сброс".по шине 32 и через элемента И 47 появится высокий уроэлемент ИЛИ 45 произойдет установка вень и информация с шины 6 будет триггеров 42, 43 и 50 в исходное 50 переписана в триггеры регистра 46. состояние, при этом на инверсном вы- Через время задер к задержки, определенное ходе триггера 42 появится низкий уро" параметрами элемента задержки, вы, диоде вень (неготовность источника инфор- полненного на элементе И 48 и Д

43 мацки), на прямом выходе триггера и конденсаторе С произ " б появится высокий уровень, по. ко- » триггера 50 в исходное состояние торому шинные формирователи 41 будут сигналом с выхода элемента ИЛИ 49. выключены. На прямом выходе триггера С прямого выхода этого триггера

0 в приемнике 13 информации появит- снимается потенциал, информирующий

1109730 . 16 о том, что в триггеры регистра 46 информация занесена.

По переднему фронту сигнала

CTP П на выходе элемента И 37 появится высокий уровень, а на выходе 5 элемента задержки, выполненного на элементе 38, .диоде Д и конденсаторе С, через соответствующее время задержки — отрицательный импульс, по которому произойдет сброс триггеров 42 и 43 в исходное состояние (аналогичное действию сигнала

Сброс ). При этом происходит также и повторный запуск узла 39. Время задержки элемента И 38 выбирается большим, чем время. задержки элемен" та И 48, тем самым информация с шины 6 данных будет убрана (отключением шинных формирователей 41 по сбросу триггера 43) после того, как она 20 будет принята в регистр 46 приемника информации.

Затеи произойдет переключение триггера 21 (точка 5 на фнг. 3), по котороиу включаются коммутаторы 3 и 4, теи саиыи произойдет соединение адресного входа 2 устройства и информационного входа - выхода 5 устройства с соответствующими шинами 3 и 6 устройства. Одновременно с этим 30 сбросится триггер 35 в блоке 15 управления. Тем самым произойдет выключение блока 15 управления.

На этом заканчивается такт Т4,и повторение указанных операций для передачи/приема информации в оставшихся необслуженных группах 14 произойдет в такте Т4. цикла М1 следующей команды, который наступит сразу же после описанного цйкла М1 или же че" рез циклы М2 - M5 в зависимости от выполняемой команды. При этом будет обслужена следующая группа, приоритетность которой является самой старшей из всех оставшихся необслуженных групп.

Таким образом, предлагаемое устройство позволяет в каждой команде при выполнении такта Т4 в цикле М1 выполнять одновременную и параллельную работу микропроцессора и передачу информации от источника к приемнику внутри одной иэ групп внешних устройств. Тем самым повышается эффективность обмена информацией.

При этом не нарушается выполнение функций MII в такте Т4, так как возможно кодирование внутренних операций для одной из возможных 21 команд внутренних операций.

В устройстве такт Т4 используется только в случае обоюдной готовности устройства — источника информации к передаче, а устройства-приемника информации к приему информации. Длительность такта Т4 составляет 1 икс, т.е. н время передачи информации сокращается в 10 раэ по сравнению с базовым объектом.

1109730

11097 30

zpgnnss его тета

Синхио

ПРЯДЕМ

Сч. 28

Ф1 : 2

Сч 87

Ф2 2

Оых Тг2

Сч. 28 È:3

0Г6П

СтР и

СГР П

ФигЗ

ЗЙЮШИ Зекаэ 6084/33 Тирам 699 Подиисное

Филиал ШШ "Ватеат" ° г.Уигород, ул.Проектная, 4