Дискретное устройство синхронизации

 

ДИСКРЕТНОЕ УСТРОЙСТВО СИНХРОНИЗАЦИИ по авт. св. № 786034, отличающееся тем, что, с целью повьппения точности фазирования , введен дополнительный элемент И, причем выход элемента ИЛИ через дополнительный элемент И подключен к входу записи управляемого делителя, а к второму входу дополнительного элемента И подключен выход задакще го генератора.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

093 (11) y(g) Н 04 Ь 7/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

AO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

tl ILBTOPCKOMV C ÈÈÅÒÂ Ñ

Р

М

° ««

Ъ « (61) 786034 (21) 3484060/18-09 (22) 23.08.82 (46) 23.08.84. Бюл. Ф 31 (72) В.П. Ореханов (53) 621.394.662(088.8) (56) 1. Авторское свидетельство

786034, кл. Н. 04 L 7/02, 1979 (прототип). (54) (57) ggfCKPETHOE УСТРОЙСТВО СИНХРОНИЗАЦИИ по авт. св. У 786034, отличающееся тем, что, с целью повьппения точности фазирования, введен дополнительный элемент И, причем выход элемента ИЛИ через дополнительный элемент И подключен к входу записи управляемого делителя, а к второму входу дополнительного элемента И подключен выход задающеФ го генератора.

1 11099

Изобретение относится к технике связи, а именно к технике передачи дискретных данных, и может быть использовано в устройствах автоматической подстройки частоты для обеспечения синхронной работы в системах передачи — приема дискретной информации.

По основному авт. св. Р 736034 известно дискретное устройство синхронизации, содержащее блок выделения фронтом сигнала и последовательно соединенные задающий генератор, блок управления и управляемый делитель, а также регистр задержки, регистр памяти, сумматор, элементы ИЛИ, И, ИЛИ-НЕ, коммутатор и дешифратор, выход которого через последовательно соединенные регистр задержки, элементы И и ИЛИ-НЕ подключен к второму входу блока управления, причем выход блока выделения фронтов сигнала под" ключен к первому входу регистра памяти и соответственно через коммутатор и через элемент ИЛИ к соответствующим входам управляемого дели-2 теля, выход которого подключен к входам дешифратора, причем выходы регистра памяти подключены к входам сумматора, первый выход которого подключен к второму входу элемента И, а вторые выходы — к вторым входам регистра памяти, третий вход которого соединен с вторым входом элемента ИЛИ-НЕ, вторым входом элемента

ИЛИ и вторым выходом регистра за35 держки, второй вход которого соединен с выходом задающего генератора и входом блока выделения фронтов сигнала, выход которого подключен к третьему входу элемента ИЛИ-НЕ, 40 при этом вторые входы сумматора и коммутатора объединены (1).

Однако известное устройство имеет недостаточную точность фазирования с приходом входной посылки информации, так как время действия инверс-

;ного кода полупериода тактовой пос,ледовательности на выходнах шинах коммутатора определяется тем же импульсом, которым производится запись это,го кода в управляемый делитель. Поэ- о ,тому из-за разброса временных характеристик схемы коммутатора и элемента ИЛИ возможна запись ложной величи-. ны значения инверсного кода полупериода тактовой последовательности в управляемый делитель. По этой причине импульс на выходе устройства может сместиться по времени на край эле28 2 ментарной посылки принимаемоч информации, что повлечет эа собой сбой синхронизации.

Цель изобретения — повышение точности фазирования.

Для достижения цели в дискретное устройство синхронизации, содержащее блок выделения фронтов сигнала и последовательно соединенные задающий генератор, блок управления и управляемый делитель, а также регистр задержки, регистр памяти, сумматор, элементы ИЛИ, И, ИЛИ-НЕ, коммутатор и дешифратор, выход которого через последовательно соединенные регистр задержки, элементы И и ИЛИ-НЕ подключен к второму входу блока управления, причем выход блока вьделения фронтов сигнала подключен к первому входу регистра памяти и через коммутатор к соответствующим входам управляемого делителя и первому входу элемента ИЛИ, при этом выходы управляемого делителя подключены к входам дешифратора, а выходы регистра памяти подключены к входам сумматора, первый выход которого подключен к второму входу элемента И, а вторые выходы — к вторым входам регистра памяти, третий вход которого соединен с вторым входом элемента ИЛИ-НЕ, вторым входом элемента ИЛИ и вторым выходом регистра задержки, второй вход которого соединен с выходом задающего генератора и входом блока вьделения фронтов сигнала, выход которого подключен к третьему входу элемента

ИЛИ-НЕ, причем вторые входы сумматора и коммутатора объединены, введен дополнительный элемент И, причем выход элемента ИЛИ через дополнительный элемент И подключен к входу за" писи управляемого делителя, а к второму входу дополнительного элемента И подключен выход задающего генератора.

На фиг. 1 приведена структурная электрическая схема дискретного устройства синхронизации; на фиг. 2— временные диаграммы, поясняющие его работу.

Дискретное устройство синхронизации содержит блок 1 вьделения фронтов сигнала, задающий генератор 2, блок 3 управления, управляемый делитель 4, регистр 5 задержки, регистр 6 памяти, сумматор 7, элемент

ИЛИ 8, элемент И 9, элемент ИЛИ-НЕ 10, 3 11 коммутатор 11, дешифратор . 12 и дополнительный элемент И 13.

Дискретное устройство синхронизации работает следующим образом.

На входных шинах устанавливается двоичный код периода тактовой последовательности входной информации.

Входной сигнал (фиг. 2б) поступает в блок 1 вьщеления фронтов сигнала, где осуществляется привязка информации к частоте задающего генератора 2 (фиг. 2а,в) и производится формирование импульсов, соответствующих переднему и заднему фронтам посылок принимаемого сигнала, для организации подсинхронизации устройства (фиг. 2г). С выхода блока 1 выделения фронтов сигнала (фиг. 2д) эти импульсы, несколько задержанные относительно импульсов (фиг. 2г), поступают на вход V коммутатора 11 и элемент ИЛИ 8 (величина задержки определяется элементами схемы блока 1 вьщеления фронтов сигнала). При этом на выходных шинах коммутатора 11 устанавливается инверсный код полупериода тактовой последовательности входной информации. Поскольку при формировании кода полупериода производится сдвиг кода периода на один разряд в сторону младшего только на время действия импульсов с выхода блока 1 вьщеления фронтов сигнала (фиг. 2д), то на выходных шинах коммутатора 11 значение разрядов кода в разрядах 8-11 будет иметь импульсный характер (фиг. 2м,л,к,и) и эти импульсы задержатся относительно импульсов с выхода блока 1 вьщеления фронтов сигнала (величина задержки определяется элементами схемы коммутатора), а значение разрядов кода в разрядах 12-14 будет иметь потенциальный характер (фиг. 2з,ж,е).

Импульс с выхода элемента ИЛИ 8 (фиг. 2н) задерживается также отно-: сительно импульсов с выхода блока 1 выделения фронтов сигнала (фиг. 2д) на величину, определяемую элементом

ИЛИ 8, а импульс, вьщеленный дополнительным элементом И 13 (фиг, 2о), хотя и задерживается относительно импульса с выхода задающего генератора 2 (фиг. 2а) на величину, определяемую дополнительным элементом

И 13, однако находится по времени в площади импульсов разрядов параллельного кода, т.е. его передний фронт отстает от передних фронтов

09928 4

50 импульсов параллельного кода, а задний фронт будет опережать задние фронты импульсов параллельного кода (фиг. 2и,к,л,м,о). Этим импульсом (фиг. 2о) переписывается инверсный код полупериода тактовой последовательности входной информации в управляемый делитель и импульс, сформи рованный на выходе устройства, по времени располагается практически в середине первого элементарного импульса входной информации. Дальнейшее соблюдение этого условия обеспечивает стабильность задающего генератора 2 и путем исключения импульсов задающего генератора 2 на входе управляемого делителя 4.

Если производить запись кода полупериода в управляемый делитель 4 импульсом с выхода элемента ИЛИ 8 (фиг. 2н), как в известном устройстве, и если учесть, что запись производится по заднему фронту импульса, то в этом случае в управляемый делитель 4 запишется ложный код, а именно

1111101 вместо действительного значения 1111010, и первый импульс, сформированный на выходе устройства, окажется смещенным в сторону опережения на край элементарного импульса входной информации, т.е. произойдет сбой синхронизации из-за неточности начальной установки фазы первого выходного импульса.

Одновременно импульс с блока 1 выделения фронтов сигнала сбрасывает в ноль регистр 6 памяти и через элемент ИЛИ-НЕ 10 поступает на блок 3 управления, где производится исключение одного импульса задающего генератора 2 на входе управляемого делителя 4. Таким образом, в управляемом делителе 4 устанавливается код, равный разности емкости управля емого делителя 4 и инверсного кода половинного значейия периода. Далее подсчитывается количество поступающих эталонных импульсов и при достижении в управляемом делителе 4 значения .кода, равного 11. ° . 101, на дешифраторе 12 вырабатывается импульс, который с выхода дешифратора 12 поступает на вход регистра 5 задержки.

Сдвиг регистра 5 задержки производится импульсами задающего генератора 2.

С выхода первого разряда регистра 5 задержки импульс поступает на выход устройства, располагается по времени практически в середине элемен1109928 тарной посылки принимаемой информации и переписывает по переднему фронту значение кода сумматора 7 в регистр б, памяти, выходы которого соединены с одноименными входами А сумматора 7.

При этом на выходе сумматора 7 появится результат сложения остатка a t, подключенного к входам В, и значения кода, записанного в регистр б памяти. Этот же импульс поступает иа элемент ИЛИ 8, т.е. производится аналогичная предыдущей запись в управляемый делитель 4 установленного на выходе коммутатора 11 кода, но соответствующего уже периоду такто- 1S вой последовательности в дискретах задающего генератора 2. Этот же импульс поступает на элемент ИЛИ-НЕ 10, т.е. производится исключение одного импульса задающего генератора 2 на 20 входе управляемого делителя 4. Импульс с последнего разряда регистра 5 задержки не проходит через элемент

И 9, закрытый низким потенциалом с

;выхода переноса .сумматора 7. Посколь- 25 ку в процессе работы управляемого делителя 4 производится исключение импульса на его входе каждым выходным импульсом и выходной импульс дополнительно задерживается на один дискрет зО задающего генератора 2, дешифратор

12 собирается на число 11. ..101 и выполняется с помощью ячейки совпадения íà (k+1),...,ï входов.

Последующие импульсы на выходе устройства появляются с опережением относительно действительного значения на величину остатка at.. Это рас,согласование растет с каждым периодом, а при достижении или превышении 4О значения дискрета задающего генератора 2 с сумматора 7 поступит сигнал переноса как разрешение на прохождение импульса с последнего разряда регистра 5 задержки через элемент

И 9 на элемент ИЛИ-НЕ 10. В результате исключается один импульс задающего генератора 2 на входе управляемого делителя 4. При этом обеспечивается синфаэность выходных импуль- . сов.

Разрешающий потенциал с выхода переноса держится до появления импульса на выходе устройства, который перепишет значение кода на выходе в сумматора 7 как остаток at в регистр

6 памяти, а на выходе сумматора 7 пос-! ле этого появится сумма at + д и снимется сигнал переноса. Следующее исключение импульса на входе управляемого делителя 4 произойдет, когда новая сумма превысит значение дискрета задающего генератора 2. Задержка импульсов относительно выходных импульсов выбирается, исходя из быстродействия работы сумматора 7 и регистра 6 памяти.

Таким образом, после начальной установки импульсы на выходе устрой-! ства смещаются в сторону опережения относительно действительного значения периода тактовой последовательности на величину не более чем дискрет задающего генератора.

Кроме того, дискретное устройство синхронизации обеспечивает работу с входными сигналами, имеющими большую скважность и разные номиналы пе- риода тактовой последовательности, как кратные, так и не кратные периоду задающего генератора в пределах емкости управляемого делителя.

Предлагаемое устройство обладает высокой точностью фазирования.

1109928

1109928

ВНИИПИ Заказ 6103/43 Тираж 635 Ilo

ЯП

Филиал ППП Патент", r.Óæãîðîä, ул.Проектная, 4