Устройство для умножения

 

УСТРОЙСТВО ДЛЯ УШЮЖЕНИЯ, содержание первый регистр сдвига,второй регистр сдвига, сумматор, группу элементов И, два элемента И, причем первый вход первого элемента И соединен с тактовьш входом устройства и первым входом второго элемента И, выходы пстарших разрядов первого регистра сдвига соединены с информационными входами соответствующих элементов И группы ;п -разрядность операндов, выходы которых соединены с соответствующими входами сумматора, выход старшего разряда второго регистра сдвига соединен с вторым входом первого элемента И,отличающееся тем, что, с целью повышения быстродействия , в него введены три элемента ИЛИ, триггер, третий, четвертый, пятый и шестой элементы И, счетчик, два элемента НЕ, причем выходы разрядов первого регистра сдвига соединены соответственно с входам.и первого элемента ИЛИ, выход которого соединен с первым входом третьего элемента И, выход которого соединен через первый элемент НЕ с первым входом четвертого элемента И, выход которого соединен с выходом устройства , второй вход третьего элемента И соединен с выходом второго элемента ИЛИ, входы которого соединены соответственно с выходами разрядов второго рег истра сдвига, выход старшего разряда которого через второй элемент НЕ соединен с первым входом пятого элемента И, второй вход которого соединен с тактовым входом устройства и вторым входом четвертого элемента И, третий вход которого соединен с инверсным выходом триггера и входом сброса счетчика, счетный вход которого соединен с выходом второго элемента И и-первым (О входом шестого элемента И, остальные входы которого соединены соответственно с выходами счетчика, выход переполнения которого соединен с входом сброса триггера. инЛоомячионный вход которого соединен с выхо , дом первого элемента И, прямой выход триггера соединен с вторым входом второго элемента И, выход шестого элемента И соединен с первым входом третьего элемента ИЛИ и упел равляющими входами элементов И груп4 пы, второй вход третьего элемента ИЛИ соединен с выходом пятого элемента И, выход третьего элемента ИЛИ соединен с входамисдвига первого. :i второго регистров сдвига, выход младшего (п +И-го разряда первого регистра сдвига соединен с информационным входом соответствующего элемента И группы, выход которого подключен к соответствующему входу сумматора.

„SU„„1111154

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

3Ш G 06 F 7/52

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И О ГНРЫТИЙ (21) 3548366/18-24 (22) 04.02.83 (46) 30.08.84. Бюл. № 32 (72) В.Н.Курьеров (53) 681.325(088.8) (56) 1. Папернов А.А. Логические основы цифровой вычислительной техники. M.,"Ñoâ.ðàäèo", 1972, с. 1.98-200.

2. Авторское свидетельство СССР

¹ 807279, кл. G 06 F 7/52, 1978 (прототип). (54)(57) YCTPOACTBO gJM YMHOEEHH5f, содержащее первый регистр сдвига, второй регистр сдвига, сумматор, группу элементов И, два элемента И, причем первый вход первого элемента

И соединен с тактовым входом устройства и первым входом второго элемента И, выходы пстарших разрядов первого регистра сдвига соединены с информационными входами соответствующих элементов И группы n †.разрядность операндов1, выходы которых соединены с соответствующими входами сумматора, вьгход старшего .разряда второго регистра сдвига соединен с вторым входом первого элемента И, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него введены три элемента

ИЛИ, триггер, третий, четвертый, пятый и шестой элементы И, счетчик, два элемента НЕ, причем выходы pasрядов первого регистра сдвига соединены соответственно с входами первого элемента ИЛИ, выход которого соединен с первым входом третьего элемента И, выход которого соединен через первый элемент НЕ с первым входом четвертого элемента И, выход которого соединен с выходом устройства, второй вход третьего элемента

И соединен с выходом второго элемента ИЛИ, входы которого соединены соответственно с выходами разрядов второго регистра сдвига, выход старшего разряда которого через второй элемент HE соединен с первым входом пятого элемента И, второй вход которого соединен с тактовым входом устройства и вторым входом четвертого элемента И, третий вход которого соединен с инверсным выходом триггера и входом сброса счетчика, счетный вход которого соединен с выходом второго элемента И и первым входом шестого элемента И, остальные входы которого соединены соответственно с выходами счетчика, выход переполнения которого соединен с входом сброса триггера. инйормлнионный вход которого соединен с выходом первого элемента И, прямой выход триггера соединен с вторым входом второго элемента И, выход шестого элемента И соединегг с первым входом третьего элемента ИЛИ и управляющими входами элементов И группы, второй вход третьего элемента

ИЛИ соединен с выходом пятого элемента И, выход третьего элемента ИЛИ соединен с входами сдвига первого. .г второго регистров сдвига, выход младшего (+1j -ro разряда первого регистра сдвига соединен с информационным входом соответствующего элемента И группы, выход которого

I подключен к соответствующему входу сумматора.

1 l 11! 1

Изобретение относится к области цифровой вычислительной техники, в частности к устройствам для умножения и может быть использовано в цифровых вычислительных машинах..

Известно устройство для умноже5 ния, содержащее первый и второй регистры сдвига, вентили передачи, первый элемент И Г13.

Данное устройство довольно просто, однако для достижения величины погрешности вычислений меньшей единицы младшего разряда устройство содержит дополнительные разряды первого регистра и сумматора что при. 35 водит к увеличению аппаратурных за" трат и уменьшению быстродействия.

Наиболее близким к данному является устройство для умножения, содержащее первый и второй регистры сдвига, сумматор, блок элементов И

20 передачи, первый элемент И, второй элемент И, причем выходы первого регистра через блок элементов И передачи соединены с входами суммато25 ра, первый вход первого элемента И соединен с входом устройства, второй вход — с выходом первого разряда вто рого регистра, а выход — с управляю.щими входами блока элементов И передачи, первый вход второго элемента

И соединен с входом устройства, второй вход — с выходом второго разряда второго регистра, третий вход — c выходом последнего разряда первого

Регистра, а выход — с входом послед- 35 него разряда сумматора C2J.

Недостатком известного, устройства является низкое быстродействие.

Цель изобретения, — повышение быстродействия. 40

Поставленная цель достигается тем, что в устройство, содержащее первый регистр сдвига, второй регистр сдвига, сумматор, группу элементов И, два элемента И, причем 45 первый вход первого элемента И соединен с тактовым входом устройства и первым входом второго элемента И, выходы И старших разрядов первого регистра сдвига соединены с информационными входами соответствующих элементов И группы (и — разрядность операндов1, выходы которых соединены с соответствующими входами сумматора, выход старшего разряда второго

55 регистра сдвига соединен с вторым входом первого элемента И, введены три элемента ИЛИ, триггер, третий, четвертый пятый и шестой элементы И, 54 2 счетчик, два элемента НЕ, причем выходы разрядов первого регистра сдвига соединены соответственно с входами первого элемента ИЛИ, выход которого соединен с первым входом третьего элемента И, выход которого соединен через первый элемент НЕ с первым входом четвертого элемента И, выход которого соединен с выходом устройства, второй вход третьего элемента И соединен с выходом второго элемента ИЛИ, входы которого соединены соответственно с выходами разрядов второго регистра сдвига, выход старшего разряда которого через второй элемент НЕ соединен с первым входом пятого элемента И, второй вход которого соединен с тактовым входом устройства и вторым входом четвертого элемента И, третий вход соединен с инверсным выходом триггера и входом сброса счетчика, счетный вход которого соединен с выходом второго элемента

И и первым входом шестого элемента

И, остальные входы которого соединены соответственно с выходами счетчика, выход переполнения которого соединен с входом сброса триггера, информационный вход которого соединен с выходом первого элемента И, прямой выход триггера соединен с вторым входом второго элемента И, выход шестого элемента И соединен с первым входом третьего элемента

ИЛИ и управляющими входами элементов

И группы, второй вход третьего элемента ИЛИ соединен с выходом пятого элемента И, выход третьего элемента ИЛИ соединен с входами сдвига первого и второго регистров сдвига, выход младшего (+1 -го разряда первого регистра сдвига соединен с информационным входом соответствующего элемента И группы, выход которого подключен к соответствующему входу сумматора.

На чертеже представлена блок-схема устройства для умножения °

Устройство содержит первый 1 и второй 2 регистры сдвига, сумматор

3, группу элементов И 4, триггер 5, счетчик 6, элементы И 7 — l2 элементы ИЛИ 13 — 15, элементы HE 16,17, тактовый вход 18 и выход 19 устройст. ва.

Устройство работает следующим образом.

Исходные данные для умножения множимое Ac.l без младшего разряда

3 111 1 и множитель 841 вводятся в первый и второй регистры 1 и 2 соотнетственно, триггер 5 и счетчик 6 установлены в нулевом состоянии.

При поступлении тактового сигнала на вход 18 устройства множимое, первоначально равное А, сдвигается на один разряд вправо в первом регистре, а множитель первоначально равный

В, сдвигается на один разряд влево во втором регистре 2. Так как в первый регистр 1 введено множимое без младшего разряда, то значение дополнительного разряда первого регистра

Iпосле первого сдвига равно. нулю.Начи — 15 ная со второго такта сдвига в этом разряде последовательно находятся с предпоследней по первую цифры множимого,соответствующие с второй по fp,. -ю цифрам множителя. Передача произведения цифры множителя, взятой с первого разряда второго регистра 2,и цифры .множимого,взятой с последнего допол, нительного разряда первого регистра I, в последний разряд сумматора 3 про изводится через группу элементов И

4 только при передачах сдвинутого множимого в сумматоре 3.

Под воздействием тактового сигнала на входе 18 устройства частоты )! т определяемой частотой сдвига первого и второго регистров 1„2,анализируется очередняя цифра множителя с первого выхода второго регистра 2.

Если эта цифра равна единице, то на выходе элемента И 7 формируется сигнал, устанавливающий по переднему фронту триггер 5 в единичное состояние. При этом на выходе элемента И

8 формируется сигнал, поступающий на счетный вход счетчика 6, коэффициент пересчета которого определяется длительностью такта суммирования, и на один из входов элемента И 9, на остальных входах элемента И 9 присутствуют сигналы "1",, и на его выходе формируется сигнал начала такта суммирования, который через группу элементов И 4 вводит информацию первого регистра 1 в сумматор 3, а по заданному фронту через элемент

ИЛИ 13 осуществляет сдвиг информации первого и второго регистров 1,2.

Таким образом, после окончания действия сигнала с выхода элемента

И 9 и прихода очередного .тактового 55 сигнала с входа 18 имеется возможность анализа следующих цифр множи-. теля.

154 4

Если одна или несколько следующих цифр множителя равны нулю, то с помощью элемента НЕ 16 и элемента И

10 формируются сигналы, которые через элемент ИЛИ 13 сдвигают информацию первого и второго регистров

1,2.

Если в момент выполнения такта суммирования анализируемая цифра множителя равна единице, то последующее формирование сигналов сдвига не проходит и осуществляется ожидание окончания такта суммирования.

Конец такта суммирования определяет сигнал переполнения счетчика

6, переключающегося по заднему фронту сигналов элемента И 8. После окончания действия сигнала переполнения триггер 5, а следовательно, и счетчик 6 переходят в нулевое состояние. Последующий приход тактового сигнала с входа 18 в зави-. симости от анализируемого разряда множителя определит такт суммирования либо такт сдвига.

Операция умножения может считаться законченной, если не выполняется такт суммирования и состояния первого или второго регистров 1,2 равны нулю. Сигнал окончания умножения формируется на выходе элемента И 12 под действием тактового сигнала входа 18, когда триггер 5 установлен в нулевом состоянии, с помощью элементов ИЛИ 14 и 15,являющихся схемами совпадения для низких уровней сигнала, элемента И 11, выполняющего функцию сборки сигналов низких уровней, и элемента НЕ 17, на выходе которого формируется сигнал, когда значения. сдвинутого множимого или множителя в первом или втором регистрах 1,2 равны нулю. По сигналу выхода 19 устройства можно осуществлять ввод последующих чисел

I множителя и,множимого в соответствующие регистры 1,2.

Таким образом, время умножения в данном устройстве кратно периоду

Тс тактовых сигналов входа 18 и, зависит не только от множителя, но и от множимого. Если считать появление нулей и единиц в разрядах множителя и множимого равновероятным и учитывать анализ состояний регистров множителя и множимого, то среднее время умножения в данном устройстве более чем в 2,4 раза меньше прототипа.

1111154

Составитель ЛМедведева

Редактор О.Колесникова Техред T.дубин ак Корректор M.Èàêñèìèøèêåö

Заказ 6311/39 Тираж 698 . Подписнсье

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская.наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4