Устройство для управления блоками памяти

 

УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ БЛОКАМИ ПАМЯТИ, содержащее п блоков синхронизации (п 1,2,...), П блоков, памяти (), регистр адреса обращения , выходной коммутатор, блок управления , содержащий И блоков сравнения, элемент ИЛИ-НЕ, элемент ИПИ,п элементов И, дешифратор, счетчик и элемент эадержки, причем выходы блоков памяти соединены с информационными входами выходного коммутатора, выход которого является выходом устройства , адресные входы блоков памяти соединены с выходами первой группы регистра адреса обращения, вход которого является адресным входом устройства, i -и

СОЮЗ СОВЕТСКИХ ввв«

РЕСПУБЛИК

09) (10

ЗСЮ С

06 С F 00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

IlO ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬПЖ

"в"- В

ОПИСАНИЕ ИЗОБРЕТЕНИЯ .

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 3499028/18-24 (22) 12.10.82 (46) 30.08.84. Бюл. У 32 (72) В.П.Андреев, А.И.Беляков и А.Н.Пресняков (53) 681.325(088.8) (56) 1. Шигин А.Г., Дерюгин А.А.

Цифровые вычислительные машины.

М., "Энергия", .1975, с. 492-497.

2 ° Майоров С.А.,Новиков Г.И.

Структура электронных вычислительных машин. Л., "Машиностроение", 1979, с. 352-353.

3. Авторское свидетельство СССР

В 624771, кл. G 11 С 9/06, 1979 (прототип). (54)(57) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ

БЛОКАМИ ПАМЯТИ, содержащее rl блоков синхронизации (11=1,2,...), e блоков, памяти (rn>rl), регистр адреса обращения, выходной коммутатор, блок управления, содержащий И блоков сравнения, элемент ИЛИ-НЕ, элемент ИЛИ,п элементов И, дешифратор, счетчик и элемент задержки, причем выходы блоков памяти соединены с информационными входами выходного коммутатора, выход которого является вьмодом устройства, адресные входы блоков памяти соединены с выходами первой группы регистра адреса обращения, вход которого является адресным входом устройства, j -й (1 =1,2,...,П) выход второй группы регистра адреса обращения соединен с первым информационным входом q --ro блока сравнения, выход которого соединен с 1 -и входом элемента ИЛИ-НЕ, выход которого соединен с первыми входами И элементов И, вторые входы которых соединены с выходами дешифратора, третьи входы tl элементов И объединены и являются входом обращения устройства, четвертый вход 1 -го элемента И соединен с первым выходом j -го блока синхронизации и со стробирующим входом j -го блока сравнения, вход дешифратора соединен с информационным выходом счетчика, выход q -го элемента И соединен с входом запуска 1 -ro блока синхронизации и с 1 -м входом элемента ИЛИ, выход которого соединен через элемент задержки с выходом индикации приема обращения устройства и со счетным входом счет- Pg чика, отличающее с я тем, что, с целью увеличения производительности, оно дополнительно содержит A регистров и коммутатор управляющих сигналов, содержащий группу р из И дешифраторов и группу из rn элементов ИЛИ, причем информационные входы И регистров группы соединены с выходами второй группы регистра адреса обращения, выход 1 -го регистра группы соединен с вторым информационным входом i --ro блока сравнения и с входом 1 --го дешифратора группы, вход чтения-записи < -го регистра группы соединен с вторым выходом

1 -го блока, синхронизации, стробирующий вход 1 -го дешифратора группы соединен с третьим выходом -ro блока синхронизации, j -i (1=1,2,...,m) выход i --ro дешифратора группы соединен с 1 †.м входом 1 -ro элемента ИЛИ группы, вьмод которого соединен с

)-м управляющим входом выходного коммутатора и с входом чтения j -го блока памяти.

1111203

Изобретение относится к вычислительной технике и может быть использовано в качестве устройства для управления блоками памяти с повышенным быстродействием. 5

Известны устройства для управления блоками памяти, содержащие блоки синхронизации, входящие ь состав каждого блока памяти регистр адреса, выходной коммутатор, устройство управле ния t1) и (2) .

К недостаткам этих устройств относится большое количество оборудования наряду с его непроизводительными простоями.

Наиболее близким к предлагаемому является устройство для управления блоками памяти, содержащее и блоков синхронизации (п=t,2,...), группу блоков памяти, регистр адреса обращения,2О выходной коммутатор и блок управления, содержащий п блоков сравнения, элемент ИЛИ-НЕ, элемент ИЛИ, п элементов И, дешифратор, счетчик и элемент задержки, причем выходы блоков памя-, 25 ти соединены с информационными входами выходного коммутатора, выход которого является -выходом устройства, адресные входы блоков памяти соединены с выходами первой группы регистра ЗО адреса обращения, вход которого является адресным входом устройства, i-й (i= 1,2...,n) выход второй группы регистра адреса обращения соединен с первыминформационным входом q-ro бло- 35 ка сравнения, выход которого соединен с i-и входом элемента ИЛИ-НЕ, выход которого соединен с первыми входами п элементов И, вторые входы которых соединены с выходами дешифра-4О тора, третьи входы и элементов И объединены и являются входом обращения устройства, четвертый вход i-го элемента И соединен с первым выходом

i-го блока синхронизации и со стро- 45 бирующим входом i-го блока сравнения, вход дешифратора соединен с информационным выходом счетчика, выход i-ro элемента И соединен со входом запуска i-ro блока 5б синхронизации и с i-м входом элемента ИЛИ, выход которого через элемент задержки соединен с выходом индикации приема обращения устройства со счетным входом счетчика t3J .

Недостатком данного устройства является низкая производительность памяти.

Целью изобретения является повыше ние производительности..

Указанная цель достигается тем, что в устройство для управления блоками памяти, содержащее и блоков синхронизации (п=1,2...), тп блоков памяти (ш>п), регистр адреса обращения, выходной коммутатор и блок управления, содержащий п блоков сравнения, элемент ИЛИ-НЕ, элемент ИЛИ, и элементов И, дешифратор, счетчик и элемент задержки, причем выходы блоков памяти соединены с информационными входами выходного коммутатора, выход которого является выходом устройства, адресные входы блоков памяти соединены с выходами первой группы регистра адреса обращения, вход которого является адресным входом устройства, i-й (i=1,2,...,n) выход второй группы регистра адреса обращения соединен с первым информационным входом i-го блока сравнения, выход которого соединен с -м входом элемента ИЛИ-НЕ, выход которого соединен с первыми вхо. дами и элементов И, вторые входы которых соединены с выходами дешифратора, третьи входы и элементов И объединены и являются входом обращения устройства, четвертый вход х-го элемента И соединен с первым выходом

i-ro блока синхронизации и со стробирующим входом i-ro блока сравнения, вход дешифратора соединен с информационным выходом счетчика, выход i-ro элемента И соединен со входом запуска i-ro блока синхронизации и с i-м входом элемента ИЛИ, выход которого соединен через элемент задержки с выходом индикации приема обращения устройства и со счетным входом счетчика, введены и регистров и коммутатор управляющих сигналов, содержащий группу из и дешифраторов и группу иэ

m элементов ИЛИ, причем информационные входы и регистров группы соединены с выходами второй группы регистра адреса обращения, выход i-ro регистра группы соединен со вторым информационным входом i-го блока сравнения и со входом i-го дешифратора группы, вход чтения-записи i-го регистра группы соединен со вторым выходом

i-го блока синхронизации, стробирующий вход i-го дешифратора группы соединен с третьим выходом i-ro блока ,синхронизации, j-й (j= 1,2,... m) вы

xone i-ro дешифратора группы с

20

3 11!12 с i-м входом j-ro элемента ИЛИ группы, выход которого соединен с )-м управляющим входом выходного коммутатора и со входом чтения j-ro блока памяти.

На фиг. 1 приведена функциональная схема предлагаемого устройства; на фиг. 2 — функциональная схема блока управления; на фиг. 3 и 4 временные диаграммы работы устройст- 10. ва.

Устройство содержит блок 1 управления, регистр 2 адреса обращения, группу регистров 3, блоки 4 синхронизации, коммутатор 5 управляющих сигналов, блоки 6 памяти, выходной коммутатор 7, вход 8 обращения, выходы 9 регистров группы, выход 10, блока синхронизации, выходы 11 регистра адреса. обращения, выход 12 индикации приема обращения и входы 13 запуска блоков синхронизации.Блок управления содержит блоки 14 сравнения, элемент ИЛИ-HE 15, элемент ИЛИ 16, элементы И 17, дешифра- 25 тор 18, счетчик 19 и элемент задержки 20. Коммутатор управляющих сигналов содержит дешифраторы 21 и элементы ИЛИ 22.

Устройство работает следующим образом.

Цепи записи устройства для упрощения изложения не рассматриваются.

При поступлении обращения к устройству код адреса заносится в регистр 2 адреса обращения, а на вход 8 поступает сигнал "Обращение"единичного значения (фиг. 3 и фиг. 4 — диаграммы a ) . На фиг. 3 и фиг. 4 приведены соответственно временные диа- 4 граммы работы блока управления 1 при поступлении двух последовательных обращений к одному блоку памяти и к разным блокам памяти при наличии блоков 4 синхронизации, не занятых 45 обработкой ранее поступивших обращений.

Передний фронт сигнала записи в регистр 2 адреса обращения и сигнала

"Обращение" совпадают, поэтому данный сигнал на временных диаграммах не показан.

Блок управления 1 осуществляет анализ занятости блока памяти 6, к которому производится обращение. 55

Для этого код адреса блока памяти с выходов старших разрядов регистра 2 адреса через выходы 11 поступает на первые входы его блоков сравнения 14 -14>, на вторые входы которых с выходов соответствующих регистров 3 -3 через выходы 9 -9 поступают коды адресов блоков памяти, к которым производились предыдущие обращения. В случае занятости блока синхронизации, например блока 4„, обработкой предыдущего обращения с его выходов 10, на стробирующий вход блока сравнения 14; поступает нулевой сигнал занятости блока синхронизации 4„, разрешающий сравнение кодов адресов блоком 14,, а также блокирующий по одному из входов блок 17; и тем самым запрещающий повторный запуск блока синхрониэа" ции 4„ . Если блок синхронизации, например блок 4, занят обслуживанием блока памяти, к которому производится и данное обращение (т.е. возникает конфликтная ситуация, связанная с невозможностью обработки одним блоком памяти более одного обращения), то на выходе блока сравнения 14 возникает единичный сигнал . Этот сигнал, проходя через схему ИЛИ-НЕ 15 на входы схем И 17,-17п, блокирует формирование на их выходах сигналов запуска блоков синхронизации 4. При этом устройство ожидает окончания обращения к данному блоку памяти. Этим исключается возможность повторного запуска блоков памяти, занятых обслуживанием предыдущих обращений.

Если блок памяти не занят, о чем свидетельствуют нулевые сигналы на выходах всех блоков сравнения !4114п, и есть свободные блоки синхронизации 4, находящиеся в ждущем режиме, то при поступлении сигнала обращения со входа 8 на входы его схем И 17 -17я, на выходе одной из них, например схемы 17;, формируется сигнал запуска блока синхронизации 4 (диаграммы $ ). Данный сигнал поступает на управляющий вход блока синхронизации 4 и осуществляет его

1 запуск. При этом блок синхронизации 4, формирует необходимые сигналы временной диаграммы для управления блоком памяти, сигнал записи в регистр 3, и ненулевой сигнал занятости блока 4„ (диаграммы g), который поступает на вход схемы И 17„. и блокирует формирование сигнала запуска. Для формирования необходимой

1111203 длительности сигнала запуска сигнал занятости блока 4; должен формироваться с некоторой задержкой по от.ношению к переднему фронту сигнала запуска. Передний фронт сигнала запи- 5 си в регистр 3, может совпадать с передним фронтом сигнала запуска (диаграммы 3), поэтому данный сигнал на временных диаграммах не показан.

По переднему фронту сигнала заня- 10 тости блока синхронизации 4„ (диаграм. мы e) на выходе схемы сравнения 14; формируется единичный сигнал сравнения (диаграммы Я ), осуществляющий блокировку запусков блоков синхрони- t5 зации 4 до поступления следующего обращения. Сигнал запуска с выхода схемы И 17„ через схему ИЛИ 16, элемент задержки 20, служащий для формирования нужной длительности сигнала, 10 и выход 12 выдается в систему, сигнализируя о приеме обращения на обработку (диаграммы ). Связь устройства и системы осуществляется по асин-, хронному принципу. В данном случае 25 этот принцип заключается в том, что сигнал обращения к устройству поступает на его вход 8 до получения системой подтверждения о принятии на обработку предыдущего обращения, после чего система при необходимости формирует следующий сигнал обращения.

Для устранения возможности запуска нескольких блоков синхронизации

35 блок 1 содержит специальную схему приоритета, состоящую иэ дешифратора 18 и счетчика 19. В исходном состоянии счетчик 19 обнулен, при этом выбран первый выход дешифратора 18.

Единичный сигнал с первого выхода дешифратора 18 разрешает формирование сигнала запуска блока синхронизации 4 на выходе схемы И 17 остальные схемы И 17 — 17 блокированы нулевыми сигналами, поступающими на их входы с невыбранных выходов дешифратора. Единичный сигнал запуска, проходя с выхода схемы И 17 через схему ИЛИ 16, элемент задержки 20

50 на суммирующий вход счетчика 19, увеличивает его содержимое на единицу ° В этом случае становится выбранным второй выход дешифратора 18, еди. ничный сигнал с выхода которого разрешает формирование сигнала запуска

55 на выходе схемы И 172 и т.д. Такая дисциплина организацйи запуска блоков синхронизации является оптимальной, так как обеспечивает выбор блока синхронизации либо свободного, либо время освобождения которого минимально, если все блоки заняты. На диаграммах к и 3 показаны сигналы с выходов i-ro и (i+1)-го выходов дешифратора 18.

Сигналом с выхода инициализированного блока синхронизации 4„ производится запись кода адреса блока памяти в соответствующий ему регистр 3.

Код адреса блока памяти с выхода регистра 3, поступает на управляющие, входы коммутатора 5 управляющих сигналов и через его дешифраторы 21„ и схемы ИЛИ 22 подключает выходы ини1 циалиэированного блока синхронизации 4, к управляющим входам соответствующего блока памяти 6 и управS ляющему входу коммутатора 7, разрешая прохождение считанного числа с выхода данного блока памяти на выходы устройства.

Пусть после выдачи в систему сигнала ответа (диаграмма p, ) система сформировала следующее обращение к устройству. Если обращение производится к тому же блоку памяти, то на выходе блока сравнения 14„ сохраняется единичный сигнал (диаграмма 6 ) и устройство ожидает окончания обработки обращения данным блоком памяти. После этого задним фронтом сигнала занятости блока синхронизации 4„ (диаграмма Ь ) выдача единичного сигнала с выхода блока сравне" ния 14„ блокируется и на выходе схемы И 17 формируется сигнал запуска

1+1 блока сийхронизации 41+„(диаграмма и ) .

Далее работа устройства происходит аналогично описанной. На диаграммах k показаны сигналы занятости блока синхронизации 4, „, на диаграммах И - сигналы с выхода блока сра в не н ия 14,, < ..

Если обращение производится к блоку памяти, не занятому обработкой предыдущего обращения, то по фронту сигнала записи адреса в регистр 2 адреса обращения, совпадающему с фронтом сигнала обращения, производится окончание выдачи единичного сигнала блокировки с выхода блока сравнения 14„ и по заднему фронту этого сигнала формируется сигнал запуска блока синхронизации 41+ (диаграмма u ) . Далее работа устройства происходит аналогично описанному.

Таким образом, предложенное устройство обладает большей производительностью по сравнению с устройством-прототипом за счет сокращения

Il 11 потерь времени на поиск свободного блока памяти и включение его в. рабо5 ту при возникшем внешнем обращении.

1111203

Фаг.2

1111203 с д

Az.4

Составитель Ю.Ланцов

Редактор С.Тимохина Техред А,Ач Корректор C.Øeêìàð

Заказ 6318/41 Тираж 574 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий . 113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4