Устройство асинхронного сопряжения цифровых сигналов

 

УСТРОЙСТВО АСИНХРОННОГО СОПРЯЖЕНИЯ ЦИФРОВЫХ СИГНАЛОВ, содержащее на передающей стороне последовательно соединенные фазовый компаратор , управляемый распределитель передачи и блок памяти передачи, а также кодер фазы и датчик фазирующей комбинации , выход которого подключен к входу записи служебной информации блока памяти передачи, вход кодера фазы подключен к второму выходу фазового компаратора, а на приемной стороне - последовательно соединенные блок фазирования по циклам, коммутатор и блок памяти приема, последовательно соединенные декодер фазы и управляемый распределитель приема, а также блок фазовой автоподстройки . частоты, вход и выход которого подключены соответственно к выходу декодера фазы и тактовому входу управляемого распределителя приема, другие входы записи информации блока памяти приема подключены к выходам управляемого распределителя приема, а фазирующий выход коммутатора подсое 1инен к входу блока фазирования по циклам, причем объединенные тактовые входы фазового компаратора и управляемого распределителя передачи являются тактовым входом устройства, информационный и опорный входы блока памяти передачи являются соответственно информационным и опорным вхо дами устройства,, выход блока памяти передачи является канальным выходом устройства, информационный вход коммутатора и выход блока памяти приема являются соответственно канальным входом и информационным выходом устройства , отличающееся тем, что, с целью повьпиения точности сопряжения цифровых сигналов, в устройство введены на передающей стороне (Л последовательно соединенные RS-триггер передачи, элемент И и блок задержки , а также делитель частоты передачи и кодер защиты от ошибок, а на приемной стороне - последовательно соединенные делитель частоты приема, элемент И, блок задержки и RS-триггер приема, а также декодер защиты от ощибок, при этом на пере сд дающей стороне вькод блока задержки подсоединен к R-входу RS-триггера передачи,вход и выход делителя часч тоты передачи подключены соответственно к опорному входу блока памяти передачи и второму входу элемента И, выход которого подсоединен к информационному входу фазового компаратора , выходы кодера фазы через кодер защиты от ошибок подсоединены к соответствующим входам записи информации блока памяти передачи, а на приемной стороне вькод блока фазирования по циклам подсоединен к R-входу RSтриггера приема, выход которого под

,SU„„1111257

СООЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

3(50 Н 04 J 3/08

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPGMOMV СВИДЕТЕЛЬСТВУ

rOCelАРСТбаКК1 1Й HOu TET CCCP

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЬП ИЙ (21) 3613524/18-09 (22) 29.06.83 (46) 30.08.84. Бюл. Р 32 (72) Ю.В.Ларин и В.М.Суханов

- (71) Ленинградский электротехнический институт связи им. проф.

M.À.ÁîH÷-Бруевича (53)- 62 1.394(088.8) (56) 1. Авторское свидетельство СССР

В 786024, кл. Н 04 J 3/08, !978.

2. Авторское свидетельство СССР

У 510792, кл. Н 04 J 3/00, 1974 (прототип). (54) (57) УСТРОЙСТВО АСИНХРОННОГО

СОПРЯЖЕНИЯ ЦИФРОВЫХ СИГНАЛОВ, содержащее на передающей стороне последовательно соединенные фазовый компаратор, управляемый распределитель передачи и блок памяти передачи, а также кодер фазы и датчик фазирующей комбинации, выход которого подключен к входу записи служебкой информации блока памяти передачи, вход кодера фазы подключен к второму выходу фазового компаратора, а на приемной стороне — последовательно соединенные блок фазирования по циклам, коммутатор и блок памяти приема, последовательно соединенные декодер фазы и управляемый распределитель приема, а также блок фазовой автоподстройки частоты, вход и выход которого подключены соответственно к выходу декодера фазы и тактовому входу управляемого распределителя приема, другие входы записи информации блока памяти приема подключены к выходам управляемого распределителя приема, а фазирующий выход коммутатора подсоединен к входу блока фаэирования по циклам, причем объединенные тактовые входы фазового компаратора и управляемого распределителя передачи являются тактовым входом устройства, информационный и опорный входы блока памяти передачи являются соответственно информационным и опорным вхо дами устройства., выход блока памяти передачи является канальным выходом устройства, информационный вход коммутатора и выход блока памяти приема являются соответственно канальным входом и информационным выходом устройства, о т .и и ч а ю щ е е с я тем, что, с целью повышения точности сопряжения цифровых сигналов, в устройство введены на передающей стороне последовательно соединенные RS-триггер передачи, элемент И и блок задержки, а также делитель частоты передачи и кодер защиты от ошибок, а на приемной стороне — последова тельно соединенные делитель частоты приема, элемент И, блок задержки и RS-триггер приема, а также декодер защиты от ошибок, при этом на пере- дающей стороне выход блока задержки подсоединен к R-входу RS-триггера передачи, вход и выход делителя частоты передачи подключены соответственно к опорному входу блока памяти передачи и второму входу элемента И, выход которого подсоединен к информационному входу фазового компаратора, выходы кодера фазы через кодер защиты от ошибок подсоединены к соот. ветствующим входам записи информации блока памяти передачи, а на приемной стороне выход блока фазирования по циклам подсоединен к R-входу RSтриггера приема, выход которого под1111257 соединен к второму входу элемента И, выход элемента И подсоединен к управляющему входу декодера фазы, информационнь е входы декоде..а фазы через декодер защиты от ошибок подключены к соответствующим информационным выИзобретение относится к технике электросвязи и может быть использовано для ввода-вывода синхронных двоичных сигналов" в цифровые тракты систем с дельта- и импульсйо-кодовой 5 модуляцией.

Известно устройство асинхронного сопряжения цифровых сигналов, содержащ"е на передающей стороне последовательно соединенные блок запуска, блок прогнозирования, блок сравнения, кодер и блок памяти, последовательно соединенные управляемый распределитель и счетчик, а также блок цикловой синхронизации, выход которого подсое- 1 динен к второму входу блока памяти, выход блока запуска подсоединен к объединенным входам блока цикловой синхронизации, счетчика и управляемого распределителя, дополнительный выход блока запуска подсоединен к второму входу управляемого распределителя, другие выходы которого подсоединены к соответствующим дополнительным входам блока памяти, выход кодера подсоединен к второму входу блока прогнозирования, а на приемной стороне — последовательно соединенные коммутатор, блок цикловой синхронизации, декодер, блок прогнозирования, 30 блок автоматической подстройки частоты, управляемый распределитель и блок памяти, другие входы которого подключены к соответствующим выходам коммутатора, дополнительный выход крторого подсоединен к входу декоде,ра, а второй вход управляемого распределителя подключен к дополнительному выходу блока цикловой синхронизации 1 1 40

Недостатком известного устройства асинхронного сопряжения цифровых сиг-. налов является низкая точность сопряжения цифровых сигналов. 45 ходам коммутатора, причем S-вход

RS-триггера передачи и вход делителя частоты приема являются соответственно первым и вторым дополнительными опорными зходами устройства.

Наиболее близким по техническому

:решению к предлагаемому является

:устройство асинхронного сопряжения цифровых сигналов, содержащее на пере. дающей стороне.последовательнв соединенные фазовый компаратор, упуавляе« мый распределитель передачи и блок памяти передачи, а также кодер фазы и датчик фазирующей. комбинации, выход которого подключен к входу записи служебной информации блока памяти передачи, вход кодера фазы подключен к,торому выходу фазового компаратора, а на приемной стороне — последовательно соединенные блок фазирования по циклам, коммутатор и блок памяти приема, последовательно соединенные декодер фазы и управляемый распределитель. приема, а также блок фазовой автоподстройки частоты, вход и выход которого подключен соответственно к выходу декодера фазы и тактовому входу управляемого распределителя приема, другие входы записи информации блока памяти приема подключены к выходам управляемого распределителя приема, а фазирующий выход коммута тора подсоединен. к входу блока фазирования по циклам, причем объединенные тактовые входы фазового компаратора и управляемого распределителя передачи являются тактовым входом устройства, информационный и опорный входы блока. памяти передачи являются соответственно информационным и опорным входами устройства, выход блока памяти передачи является канальным .выходом устройства, информационный вход коммутатора и выход блока памяти приема являются соответственно канальным входом и информационным выходом устройства, выходы кодера фазы подсоединены к соответствующим

:дополнительным входам записи блока памяти передачи, выходы служебных

111125 сигналов коммутатора подсоединены к соответствующим информационным входам декодера фазы, управляющий. вход которого подключен к выходу опорных сигналов блока фазирования по циклам f25.

Недостатком известного устройства асинхронного сопряжения цифровых сигналов является низкая точность сопряжения. цифровых сигналов. 10

Цель изобретения — повышение точности сопряжения цифровых сигналов.

Поставленная цель достигается тем, что в устройство асинхронного сопряжения цифровых сигналов, содержащее 15 на передающей стороне последовательно соединенные фазовый компаратор, управляемый распредегнтель передачи и блок памяти передачи, а также кодер . фазы и датчик фазирующей комбинации, щ выход которого подключен к входу записи служебной информации блока па. мяти передачи, вход кодера фазы подключен к второму выходу фазового компаратора, а на приемной стороне— последовательно соединенные блок фазирования по циклам, коммутатор и блок памяти приема, последовательно соединенные декодер фазы и управляемый распределитель приема, а также блок фазовой автоподстройки частоты, вход и выход которого подключены соот ветственно к выходу декодера фазы и тактовому входу управляемого распре— делителя приема, другие входы записи

35 информации блока памяти приема подклю-. чены к выходам управляемого распределителя приема, а фазирующий выход коммутатора подсоединен к входу блока. фазирования по циклам., причем объединенные тактовые входы фазового компаратора и управляемого распределителя передачи являются тактовым входом устройства, информационный и опорный входы блока памяти передачи являются соответственно информационным и опорным входами устройства, выход блока памяти передачи является канальным выходом устройства, информационный вход коммутатора и выход блока памяти приема являются соответственно канальным входом и информационным выходом устройства, введены на передающей стороне последовательно соединенные RS-триггер передачи, элемент И и блок задержки, а также делитель частоты передачи и кодер защиты от ошибок, а на приемной стороне — последовательно соединенные делитель час7 ° 4 тоты приема, элемент И, блок задержки и RS-триггер приема, а также декодер защиты. от ошибок, при этом на передающей стороне выход блока задержки подсоединен к R-входу RS-триггера передачи, вход.и выход делителя частоты передачи подключены соответственно к опорному входу блока памяти передачи и второму входу элемента И, выход которого подсоединен к информационному входу фазового компаратора, выходы кодера фазы через кодер защиты от ошибок подсоединены к соот-. ветствующим входам записи информации блока памяти передачи, а на приемной стороне выход блока фазирования по циклам подсоединен к R-входу RS-триггера приема, выход которого подсоединен к второму входу элемента И, выход элемента И подсоединен к управ. ляющему входу декодера фазы, информационные входы декодера фазы через декодер защиты от ошибок подключены к соответствующим информационным выходам коммутатора, причем S-вход

RS-триггера передачи и вход делителя частоты приема являются соответственно первым и вторым дополнительными опорными входами устройства.

На фиг. 1 и 2 приведены соответственно передающая и приемная стороны устройства асинхронного сопряжения цифровых сигналов.

Устройство асинхронного сопряжения цифровых сигналов содержит на передающей стороне фазовый компаратор 1, кодер 2 фазы, управляемый распределитель 3 передачи, датчик 4 фазирующей комбинации, блок 5 памяти передачи, элемент И 6, блок 7 задержки, RSтриггер 8 передачи, кодер 9 защиты от ошибок, делитель 10 частоты передачи, а на приемной стороне — коммутатор 11, блок 12 фазирования по циклам, декодер 13 фазы, блок 14 фазовой автоподстройки частоты, управляемый распределитель 15 приема, блок .16 памяти приема, декодер 17 защиты от ошибок, элемент И 18, блок 19 задержки, RS-триггер 20 приема, делитель 21 частоты приема.

Устройство асинхронного сопряжения цифровых сигналов работает следующим образом.

Для передачи синхронного двоичного сигнала с тактовой частотой Е с помощью несущей последовательности f на передающем конце формируются опор. ные импульсы с частотой следования

S 11112

Ен/М, получаемые из. последовательности импульсов несущей частоты . Кроме того, на передающей стороне устройства формируются условно-управляющие импульсы. Условно-управляющий импульс представляет собой первый, . следующий.за опорным импульсом, иМпульс относительно-номинальной частоты f e ощн.нам;

Причем 0

f9 йом

° «

4 ошн.ныл

Условно-управляющий импульс формируется при помощи элемента И 6, на второй вход которого через делитель 10 частоты поступает несущая последовательность . На другой вход элемента И 6 поступают через RSтриггер 8 опорные импульсы с частотой следования f8 /N.

После прохождения через элемент И 6 первого импульса частоты

f, в фазовый компаратор 1 через блок 7 задержки поступает импульс установки, который возвращает RS- 25 триггер 8 в исходное состояние. По отношению к каждому условно-управляющему импульсу определяется положение ближайшего следующего за ним тактового импульса fz передаваемого синхронного двоичного сигнала (СДС)..

Это положение СДС кодируется в виде двоичного кода расстояния между условно-управляющими импульсами и ближайшими к ним тактовыми СДС.

Тактовые импульсы СДС (f ), положение которых определяется относи-. тельно условно-управляющих, являются управляющими и используются для запуска управляемого распределителя 3. 40

Между двумя соседними управляющими импульсами содержится обычно и единичных интервалов СДС. Взаимная девиация сопрягаемых частот приводит к изменению временного положения тактовых 4 импульсов СДС относительно условноуправляющих, т.е. происходит скольжение условно-управляющих импульсов относительно тактовых СДС, в результате чего между двумя управляющими импульсами периодическим оказывается

n+1 или и-1 единичных интервалов(бит)

СДС в зависимости от направления расхождения..частот., Управляющими импульсами, поступающими из фазового компаратора 1, за55 пускается управляемый распределитель 3, имеющий n+1 выходов и выполненный в виде регистра сдвига. Управ

57 б ляющими импульсами все разряды управляемого распределителя 3, кроме первого, устанавливаются в нулевое положение, а в первом разряде записывается "1". Тактирующими импульсами

"1" продвигается по разрядам до появления следующего управляющего импульса.

Импульсы на выходах управляемого распределителя 3 появляются последовательно с первого выхода по и-й в том случае, когда между двумя

";равляющими импульсами содержится и единичных интервалов СДС, и последовательно с первого по (и+1)-й или (n-1)-й выходы, когда между управляющими импульсами содержится соответственно и+1 или и-1 единичных интервалов СДС.

Импульсы с выходов управляемого распределителя 3, являющиеся импульсами записи СДС, поступают на входы записи информации блока 5 памяти.

Результаты сравнения тактовой частоты СДС f и условно-управляющих импульсов относительно-номинальной частоты 1 о н,м с фазового компаратора 1 поступают на кодер 2 фазы., который выдает в кодер 9 защиты от ошибок двоичный код интервала между условно-управляющими н управляющими импульсами.

Кроме того, в блок 5 памяти поступает с выхода датчика 4 фазирующей комбинации комбинация фазирования циклов

Записанная информация СДС, сигналы кодера 9 защиты от ошибок и датчика 4 фазирующей комбинации считываются последовательностью импульсов с частотой следования fg.

Организуемая последовательность содержит циклы из N бит каждый. Первые n+1 биты предназначены для передачи информации СДС. Биты с (и+2)-го по (n-1)-й используются для передачи кодовой комбинации временного интер- вала, а N-й бит — для передачи фазирующей комбинации. !

На приемной стороне коммутатор 11 распределяет поступающий на его вход двоичный сигнал по И выходам.

При помощи блока 12 фазирования по циклам обеспечивается фазирование коммутатора 11.

Служебные выходы коммутатора 11 подключены к информационным входам декодера 17 защиты от ошибок.

7 111

Из декодера 17 защиты от ошибок информация поступает в декодер 13 фазы, к управляющему входу которого .также подключен выход элемента И 18, выдающего последовательность условноуправляющих импульсов, синхронных с условно-управляющими импульсами на передаче.

Декодер 13 фазы восстанавливает с определенной последовательностью положение импульса СДС, ближайшего .к условно-управляющему. Восстановленный фронт тактовой частоты передаваемого СДС используется для регенерации тактовой частоты СДС на приеме, для чего выход декодера 13 фазы подключен к входу блока 14 °

Восстановленной частотой f с вы хода блока 14 тактируется управляемый распределитель 15, аналогичный управляемому распределителю 3 на передающей стороне.

Управляемый распределитель 15 запускается управляющим импульсом, восстановленным декодером 13 фазы

1257 при помощи условно-управляющих им.пульсов.

Следовательно, на выходах управляемого распределителя 15 так.же, как и на передающей стороне, появ-. ляются импульсы с первого по и-й или с первого по (n+1), (п-1)-й в зависимости от числа единичных интервалов

СДС между управляющими, причем меж-!

О ду появлением импульсов на выходах управляемого распределителя 15 на приемной .стороне и управляемого распределителя 3 на передающей стороне имеется однозначное соответствие, !

5 что позволяет правильно восстановить

СДС на приеме.

Информационные выходы коммутатора 11 подключены к соответствующим входам записи информации блока 16

20 памяти. Считывание производится импульсами управляемого распределителя 15. На выходе блока 16 памяти формируется восстановленный сигнал СДС.

Таким образом, устройство асин25 хронного сопряжения цифровых сигналов обеспечивает более высокую точность сопряжения цифровых сигналов.

1111257

ых

Составитель В.Орлов

Редактор Л.Веселовская Техред Т,Фанта Корректор E.Ñèðîõìàí

Заказ 6327/44 . Тираж,634 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раувская наб., д. 4/5

Филиал ППП "Патент", г.Ужгород, ул.Проектная, 4