Операционное устройство

 

ОПЕРАВДОННОЕ УСТРОЙСТВО, содержащее 2п двухбитных (, 2,...) операционных блоков, входы кода операции которых объединены и являются входами кода операции устройства, вход кода маски i-ro (,2, ..., 2n1 , 2n) двухбитного операционного блока является i-м входом кода маски устройства, первый и второй информационные входы первой группы 2п двухбитных операционных блоков являются информационными входами устройства , информационные и адресные выходы 2п двухбитных операционных блоков являются соответственно информационными и адресными выходами устройства , выход переноса к-го (к 2, 3, ..., 2п)двухбитного операционного блока соединен с входом переноса (к - 1)-го двухбитного операционного блока, вькод переноса первого двухбитного операционного блока объединен с выходом сдвига вправо 2п-го двухбитного операционного блока и является выходом переноса и сдвига вправо устройства, вход переноса 2п-го двухбитного операционного блока объединен с входом сдзига вправо первого двухбитного операционного блока и является входом переноса и сдвига вправо устройства , выход сдвига вправо га-го (, 2, ..., 2п - 1) двухбитного операционного блока соединен с входом сдвига вправо (т 1)-го двухбитного операционного блока, входы синхронизации 2п двухбитных операционных блоков соединены с входом синхронизации устройства, отличаю щ.еi с я тем, что, с целью повьппения быстродействия, оно дополнительно (Л содержит мультиплексор, п триггеров, С две группы п элементов И и группу п элёметов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем первый и второй информационные входы мультиплексора соединены соответственно с входом переноса и сдвига вправо устройства и с выходом переноса и сдвига вправо устройства, Од 00 вькод мультиплексора соединен с информационным входом первого триггера, о входы синхронизации п триггеров соеел динены с входом синхронизации устройства , информационный вход L-ro (, 3n) триггера соединен с выходом сдвига вправо

СОЮЗ СОВЕТСКИХ

РЕСПУБЛИК зш G 06 F 15 00

ОПИСАНИЕ ИЗОБРЕТЕНИ

Н ABTOPCHONY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТЙ (21) 3486937/18-24 (22) 30.08.82 (46) 15.09.84. Бюл. й"- 34 (72) М.А.Гладштейн, В.А.Баскаков и В.М.Комаров (71) Рыбинский авиационный технологический институт (53) 681.325(088.8) (56) 1. Соучек Б. Микропроцессоры и микро-3ВМ. М., "Советское радио", 1979, с. 205-246.

2. Аналоговые и цифровые интегральные схемы. Под ред. С.В.Якубовского. N., "Советское радио", 1979, с. 159-177, рис. 3, 66 (прототип). (54) (57) ОПЕРАЦИОННОЕ УСТРОЙСТВО, содержащее 2п двухбитных (n=1, 2,...) операционных блоков, входы кода операции которых объединены и являются входами кода операции устройства, вхоп кода маски i-го (i=1,2, ..., 2n1, 2n) двухбитного операционного блока является i-м входом кода мас-. ки устройства, первый и второй информационные входы первой группы 2п двухбитных операционных блоков являются информационными входами устройства, информационные и адресные выходы 2п двухбитных операционных блоков являются соответственно информационными и адресными выходами устройства, выход переноса к-ro (к 2, 3, ..., 2n)- двухбитного операционногб блока соединен с входом переноса (к — 1)-го двухбитного операционного блока, выход переноса первого двухбитного операционного блока объединен с выходом сдвига вправо 2n-ro двухбитного операцион, SU„„1113805 А ного блока. и является выходом переноса и сдвига вправо устройства, вход переноса 2п-го двухбитного операционного блока объединен с входом сдвига вправо первого двухбитного операционного блока и является входом переноса и сдвига вправо устройства, выход сдвига вправо m-го (m=1, 2, ..., 2n — 1) двухбитного операционного блока соединен с входом сдвига вправо (m + 1)-го двухбитного операционного блока, входы синхронизации 2п двухбитных операционных блоков соединены с входом синхронизации устройства, о т л и ч а ю щ е с я тем, что, с целью повьппения быстродействия, оно дополнительно содержит мультиплексор, и триггеров, две группы и элементов И и группу и элеметов ИСКЛЮЧАЮЩЕЕ ИЛИ, причем. первый и второй информационные входы мультиплексора соединены соответственно с входом переноса и сдвига вправо устройства и с выходом переноса и сдвига вправо устройства, выход мультиплексора соединен с информационным входом первого триггера, входы синхронизации и триггеров соединены с входом синхронизации устройства, информационный вход L-го (L=2, 3, ..., и) триггера соединен с вьтходом сдвига вправо (2L-2)-го двухбитного операционного блока и с выходом переноса .(2L — 1)-го двухбитного опе-. рационного блока, информационный выход р-го (р = 1, 2, ..., n) триггера соединен с первыми входами р-го элемента И первой группы и р-ro элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выход которого соединен с первым входом

111 р-ro элемента И второй группы, с первым информационным входом второй группы 2 р-ro двухбитного операционного блока и с вторым входом р-го элемента И первой группы, выход которого соединен с вторым информационным входом второй группы (2 p " 1)-ro двухбитного операционного блока, вход р-ro элемента И второй группы соединен с вторым информационным входом второй группы 2 р-ro двухбитного one3805 рационного блока, вторые входы р элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и р элементов И второй группы подключены к одному из входов кода операции устройства, остальные входы кода операции устройства подключены к управляющим входам мультиплексора, первый информационный вход второй группы (2 р1)-го двухбитного операционного блока подключен к шине нулевого потенциала.

Изобретение относится к вычислительной технике и может найти применение при построении быстродействующих контроллеров и универсальных ЭВМ высокого быстродействия.

Известно операционное устройство микро-ЭВМ, которое содержит арифметико-логическое устройство и схему десятичной коррекции f1 ).

Недостаток такого операционного устройства — узкие функциональные возможности, так как в его системе команд нет операций двоично-десятичной арифметики. Данное устройство позволяет .реализовать лишь команду десятичной коррекции ДАА (десятичное преобразо15 вание накапливающего регистра) . Эта команда применяется для преобразования кода результата, получающегося при двоичном суммировании двоичнодесятичных кодов чисел в двоично20 десятичный код (8 — 4 — 2 — 1) и выполняется в течение одного цикла за несколько тактов синхронизации: содержимое программного счетчика выдается на группу шин адреса, и на группу информационных шин поступает информация о состоянии; проверяется наличие сигналов подтверждения состояний: "ОСТАНОВ", "ГОТОВНОСТЬ" и

ФФ ЗАХВАТ ; код управления из памяти

13 ° 30 поступает по группе информационных шин в регистр кода операции; выполнение операции: если значение четырех младших (четырех старших) разрядов накапливающего регистра больше девяти или есть переьос из четвертого (восьмого) разряда, то число 6 прибавляется к четырем младшим (старшим) разрядам накапливающего регистра. Таким образом, даже эта команда выполняется не за одни, а за четыре такта синхронизации.

Данная команда может быть использована при программной реализации алгоритма преобразования двоично-десятичного кода числа в двоичный код.

В то же время часто требуется производить деление на 2 двоично-десятичного кода (например, при реализации алгоритма обратного преобразования двоичного кода числа в двоцчно-десятичный код), что при использовании двоичного арифметико-логического устройства делает необходимой реализацию операции десятичной коррекции при сдвиге вправо. Такими возможностями рассматриваемое устройство не обладает.

Из известных операционных устройств наиболее близким к заявляемому является устройство, содержащее ряд последовательно соединенных по целям переноса и сдвига двухбитных операционных блоков, вход переноса и выход сдвига вправо младшего из которых соединены с входом сдвига вправо и выходом переноса старшего центрального процессорного элемента, выходы адреса двухбитных операционных блоков объединены шиной адреса, выходы данных — выходной шиной данных, входы данных — входной шиной данных, входы маски — входной шиной маски, первые входы управления и второй вход управления объединены первой и второй шинами управления соответствен11138 но, а входы синхронизации — шиной синхронизации (2).

Данное устройство обеспечивает простой сдвиг вправо на один разряд с загрузкой либо 1, либо 0 в старший разряд накапливающего регистра эа

Один такт синхронизации (в отличие от операционного устройства (1)).

Недостатком известного устройства является отсутствие аппаратных средств для операций десятичной коррекции при переносе (сложение двоично-десятичных чисел, прямое преобразование двоично-десятичного числа в двоичное) и при сдвиге вправо (деле- 15 ние на 2 двоично-десятичного числа, обратное преобразование двоичного числа в двоично-десятичное), что значительно уменьшает быстродействие устройства при выполнении укаэанных 20 операций.

Цель изобретения — повышение быстродействия устройства эа счет реализации операций десятичной коррекции при переносе и сдвиге вправо за один такт синхронизации.

Поставленная цель достигается тем, что в операционное устройство, содержащее 2п двухбитных (и = 1, 2, ...) операционных блоков, входы кода one- 30 рации которых объединены и являются входами кода операции устройства, вход кода маски i-го (i=1, 2, 2n — 1, 2п) двухбитного операционного блока является i-м входом кода маски устройства, первый и второй информационные входы первой группы 2п двухбитных операционных блоков являются информационными входами устройства, информационные и адресные выходы 2п 40 двухбитных операционных блоков являются соответственно информационными и адресными выходами устройства, выход переноса к-го (к=2, 3, ..., 2n) двухбитного операционного блока сое- 45 динен с входом переноса (к-1)-ro двухбитного операционного блока, выход переноса первого двухбитного операционного блока объединен с выходом сдвига вправо 2п-го двухбитного 0 операционного блока.и является выходом переноса и сдвига вправо устройства, вход переноса 2n-ro двухбитного операционного блока объединен с. входом сдвига вправо первого двухбит-g5 ( ного операционного блока и является входом переноса и сдвига вправо устройства, выход сдвига вправо m-го

05 4 (m=1, 2, .... 2n-1) двухбитного операционного блока соединен с входом сдвига вправо (m+1)-ro двухбитного операционного блока, входы синхронизации 2п двухбитных операционных блоков соединены с входом синхронизации устройства, введены мультиплек сор, и триггеров, две группып элементов И и группу и элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ, причем первый и второй информационные входы мультиплексора соединены соответственно с входом переноса и сдвига вправо устройства и с выходом переноса и сдвига вправо уст-. ройства, выход мультиплексора соелинен с информационным входом первого триггера, входы синхронизации и триггеров соединены с входом синхронизации устройства, информационный вход

L-ro (L = 2, 3, ..., n) триггера соединен с выходом сдвига вправо (2L-2)го двухбитного операционного блока и с выходом переноса (2L-1)-го двухбитного операционного блока, информационный выход р-ro (р = 1, 2, ..., n) триггера соединен с первыми входами р-ro элемента И первой группы и р-го элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выход которого соединен с первым входом р-.ro элемента И второй группы, с первым информационным входом второй группы 2 р-го двухбитного операционного блока и с вторым входом р-го элемента И первой группы, выход которого соединен с вторым информационным входом второй группы (2 р-1)-rd двухбитного операционного блока, выход р-го элемента И второй группы соединен с вторым информационным входом второй группы 2 р-го двухбитного операционного блока, вторые входы р элементов ИСКЛЮЧАЮЩЕЕ ИЛИ и р элементов И второй группы подключены к одному из входов кода операции устройства, остальные входы кода операции устройства подключены к управляющим вхоцам мультиплексора, первый информационный вход второй группы (2р-1)-го двухбитного операционного блока подключен к шине нулевого потенциала.

На фиг. 1 представлена функциональная схема предложенного устройства; на фиг. 2 — структурная схема двухбитного операционного блока.

Устройство содержит двухбитные операционные блоки 1, вход 2 переноса и сдвига вправо, выход 3 переноS 11138 са и сдвига вправо, адресные выходы 4, информационные выходы 5, первую группу б информационных входов, входй 7 кода маски, входы 8 кода операции, вход 9 синхронизации, триггеры 10, элементы И 11 и 12, элементы 13 ИСКЛКИАЮЩЕЕ ИЛИ, первый информационный вход 14 второй группы, мультиплексор 15.

Двукбитный операционный блок 10 (см. фиг. 2) выполняет арифметический, логические, регистровые функции. Данные от внеших источников (тахих как

I главная память, внешние устройства и так далее) поступают в блок 1 по одному из трех входов M N>„ 3„,3 - .и

К„К . Данные от блока l передаются внешние устройства по одному из двух выходов А А и D D< ° Внутри блока 1 данные хранятся в одйом из 11 регистров сверхоперативного

ЗУ (СОЗУ) R -Ry, Т или в накапливающем регистре AC. Данные от внешних устройств из регистров СОЗУ и АС поступают в арйфметико- логическое устройство (АПУ) через два внутренних мультиплексора А и В, Код операции F< -F декодируется

6 для выборки функций АЛУ, выработки адреса СОЗУ и управления мультиплексорами А и В, Входы М,, М, предназначены для передачи даннйх из внешней главной памяти. Данные входов N N поступают через внутренний мультийлексор А на вход АЛУ. Входы 3 5О"предназначены .35 для передачи данных от внешних систем ввода-вывода. Данные с входов

Ф 16 поступают также на вход АПУ, но через мультиплексор В, независимо №О от входов М„. М .

Сигнал с выхода СОЗУ поступает через внутренний мультиплексор А на вход АБУ, а с выхода АЛУ, в caofo очередь, на вход СОЗУ.

Накапливающий регистр АС служит

45 для запоминания результата операции

АЛУ. Выход АС связан через мульти. плексоры А и В с входом АЛУ; кроме того, выход АС подключен к выходному буферу (на 3 состояния) для выдачи. на входы Д Д .Обычно входы Д Д .используются для передачи даннйх во внешнюю главную память или на внешние устройства ввода-вывода при наличии сигнала разрешения выдачи данных ЕД.

Мультиплексоры А и В выбирают один из двух входов АЛУ в зависимости

О5 6 от кода операции на входах F д-F

На входы мультиплексора А подаются данные с М„М, выход СОЗУ и АС, на входы мультиплексора  — данные с

3<3, АС и данные с К„ К . Данные на выбранном входе. мультиплексора В всегда логически умножаются на содержимое соответствующего входа К„К для обеспечения гибкого маскирования и возможности проверки разрядов.

АЛУ способно выполнить арифметические и логические операции, включая двоичное сложение в дополнительном коде, +1 и -1, поразрядное логическое сложение и умножение, поразрядное исключающее:ИЛИ-НЕ и поразрядное логическое дополнение. Результат операции АЛУ может бытьзапомнен в

АС или в одном из регистров СОЗУ, Для выполнения операции сдвига вправо выведены отдельные вход сдвига вправо (L<) и выход сдвига вправо (R<). Линии входа и выхода.переноса (C„ C ) предназначены для обеспечения нормального Распространения последовательного переноса. Данные на выходы С и R0 поступают через два буфера (на 3 состояния каждый), причем разрешается выдача -либо только на С, либо только íà R . Кроме того, стандартные выходы для схем ускоренного переноса Х и У позволяют е получить ускоренный перенос для произвольной длины слова.

Возможность маскировать вхопы АЛУ при помощи шины К„ К значительно увеличивает универсальность АЛУ. При неарифметических операциях схемы переноса используются для получения логической сборки (ИЛИ) всех разрядов слова с целью анализа на "О" результата операции или одного из регистров. Входы К„К используются также при арифметических операциях для маскирования частей обрабатываемых операндов. Дополнительной функцией входов К„К является передача констант йз микропрограммы в операционном блоке °

Регистр PA и выходы A„AO используются для пересылки адресов во внешнюю главную намять. Регистр PA ,и выходы А.,А„ также могут быть использованы для выборки внешнего устройства при выполнении операции ввода-вывода.

Выходы ускоренного переноса Х, У в предлагаемом устройстве не используются, а входы разрешения адреса ЕА

7 11138 и данных ЕД необходимо подключить к шине нулевого потенциала.

Операционное устройство работает следующим образом.

Двоичный код, подаваемый по входам

8, задает.вид реализуемой за один такт синхронизации арифметико-логической операции и адрес пары операн дов, над которы. она производится. В качестве операнда может выступать двоичный код, хранимый либо на внутренних регистрах накапливающего типа— аккумуляторе (Ас), Т - регистре (Т), либо во внутренних регистрах общего назначения Кд-К, или находящийся на входах 6, а также подаваемый на входы 3z "Л с учетом инверсности данных входов, На входах 5 -5 двухбитных операо ционных блоков 1, составляющих полубайт,. возможны следующие 4 кодовые комбинации в зависимости от уровней сигналов на входе F и выходе соответствующего триггера 10 (см. табл.1).

В табл. 1 учтена инверсность входов. 5

Код, находящийся на входах кода маски 7, с учетом инверсности является третьим операндом, постоянно. участвующим в любой операции, выполняемой предлагаемым устройством.

В то время, как уровень сигнал на входе синхронизации 9 равен "1", происходит формирование кода резуль. тата операции и сигналсв переноса или сдвига вправо в арифметико-логи- З5 ческом устройстве каждого операционного блока 1, входящего в полубайт, с выдачей сигналов переноса или сдвига вправо на выходы С0 и R соото ветственно с учетом инверсности этих 40 выходов, в зависимости от сигналов, поступающих на входы переноса C или сдвига вправо L

По заднему фронту тактового импульса, поступающего на входы син- 5 хронизации блока 1, происходит запись кода результата операции на какиелибо внутренние регистры, либо общего назначения Ro-R, либо Ас и Т, либо в те и в другие, либо в регистр 0 адреса, в зависимости от кода операции. Если уровень сигнала на входе

Р . равен "О", то запись может быть произведена либо в регистр общего .назначения с четным индексом, либо в Т. Если уровень сигнала на входе

Fz равен "1", то запись производится в регистры с нечетными индексами или

05 8 в АС. Одновременно происходит фиксация сигналов переноса или сдвига вправо, поступающих с выходов переноса блока 1 старших разрядов каждого полубайта и с выходов сдвига вправо блока 1 младших разрядов соседнего полубайта. В триггере 10 старшего полубайта фиксируется информация; выбираемая либо с входа 2, либо с выхода 3 с помощью мультиплексора 15 в зависимости от кода операции (см. табл. 2).

Код, находящийся на выходах 5 и 4, равен содержимому АС и внутреннего регистра адреса соответственно с точностью до инверсности информационных выходов и адресных выходов каждого блока 1.

В табл. 3 и 4 приведены микропрог- . раммы реализации соответственно двоично-десятичного сложения и деления на

2 двоично-десятичного числа, написанные на языке микроассемблера. В первом случае в АС находится одно из двух двоично-десятичных чисел, второе †. на информационйь6Гвходах первой группы 6, а во втором случае— исходное двоично-десятичное число.

Во всех случаях учтена инверсность входов и выходов, а n = 8 (16 — разрядное операционное устройство микроЭВМ).

Из табл. 3 следует, что двоичнодесятичное суммирование выполняется за 6 тактов синхронизации вместо

11 тактов, необходимых известному операционному устроиству микро-ЭВМ (две команды: АДСМ вЂ” 2 цикла по 4 и 3 такта и ДАА — 1 цикл в 4 такта).

В табл. 5 и 6 приведены микропрограммы реализации соответственно прямого преобразования двоично-десятичного числа в двоичное на основе двоично-десятичного суммирования (умножения на 2 двоично-десятичного числа) и обратного преобразования двоичного числа в двоично-десятичное на основе деления на 2 двоично-десятичного числа. В обоих случаях исходные числа находятся г. регистре Т, инверсность вхбдов и выходов учтена.

Разрядность операционного устройства микро-ЭВМ равна 16.

Эффективность изобретения заключается в увеличении быстродействия операционного устройства путем обеспечения реализации дополнительных операций десятичной коррекции при переносе и сдвиге вправо, выполняемых sa один

13805

Таблица 1

Выход

D-триггера

° В

1" 1

2" 20

0

0

) Таблица 2

0 0

0 !

Вход 2

Выход 3

Таблица 3

3 C1 ф ° R < Rф

Уст. триггеров

1-2 В лог. 1

ЫН. К-1+С

См. табл. 1 для г q = о!

=>9. 9. 9. 9 Ò

ccm mò

6.6.6.6 - Т

СОСОi Ф. Т

АС+Т+С АС, Т

СО

Формиров. кода с избытком 6 - Ac

9 11 такт синхронизации. Это обусловлейб напичием специальных схем формирования корректирующих кодов в зависимости от значений сигнала переносасдвига вправо, полученных в предыщу !ем такте при вынолнении. обычных двоичЙых .дпераций суммирования или сдвига.

6 5 Ф 3,,2 1

Все остальные комбинации

Выполнение за один такт операций.десятичной коррекции при переносе и сдвиге вправо обеспечивает простую микропрограммную реализацию алгоритмов

$ двоично-десятичной арифметики (в коде

8 — 4 — 2 - 1) без увеличения формата микрокоманды.

Выход мультиплексора 15

1113805

l2

Продолжение табл.3

ANA М+АС+С T й

Таблица .4

Входы Мнем. маски

Шина Шина

3 4

Операция

Примечания

Таблица 5

Очистка R

Маркерная 1- мл. разряд R

Уст. триггеров 12 в лог. О.

3.3.3.3- "Ас х

Код с изб.З-Ас, Т

АЗАТ К + Т + С Ò

А

Ь . АС, АС Ас 1

АС К

AIA< К + Ас + С ™Ас..ОС CLR С " С, О R х х а

00 ХНК Ко+С. - Ко О 1 . "о ° @

00 . CLAА C «Cî, О «Añ О.

Ас

11 LDIA К вЂ” 1 + С "А О с

Х е

00 CMAA С Со Ас-Ас

11 А? Кт Ас +Т+С " АС,Т 1

11 ADRт Añ+Ò+Cò Т

Дв.сумма с изб. 6 Т уст. триггеров 12

Дес. коррекция при переносе - Т, см. табл. 1 для Fo - 0

Дв. деление на 2 - Ас

Уст. триггеров 12

Дес. коррекция при сдвиге вправо

"«Ас, см. табл.

См . табл. 1 для

F q=10=

=)1 2. 12. 12. 12 Ас

Дв. умною. на 2 кода с изб. 3 Т

Уст. триггеров 12

Со -2!

4 1113805

I I

1 2

1 Цо «Ао

Конец ина

3 шина

Операция

Примечания

Очистка Ас

Проверка f на 0 и переход

Дв.-дес.число в А

Конец

11 AIA К+Т+С " Т

00 ILRR Ro+Q Ro, At ! о

AnR A+R+С. R с o е

Вх. Мнем.

Фоф маски

81 Ат 1 т Т1» Т1 То

00 CLAP С -"Со, 0- А х

00 $ВАЛ Ь Ас AAt Асо с !со

Г! АТАЛ К+Ас+Ст .А 0 с

00 8КА, . Ь «т„,т„т,, 1

11 TZA. С ч Т. Cо

IFL Т - Т

Продол:кение табл.5

Дес. коррекция при переносе - Т.

См. табл. 1 для . Fo=0. Дв. умно к.. на 2 с .занесен. Z в мл. разряд Ro

Переход по марк. 1

Искомое дв. число в R<

Таблица 6

Маркер. 1 ст.: разряд Т

Запоминание мл. разряда числа (z) Дв. деление на 2

Ас Ас занесение z в ст. разряд А

Уст триггеров 12

Дес. коррекция при сдвиге вправо

Ас Ас см. Табл. 1 при

F = 1 о

Дв. деление на 2

Т.- Т

)1!3805

ЗЯИИВИ Заказ 7490 Тираж 698 Подписное

- Филиал ШШ "ПвтайФн г.Ужгород, ул.Про ектная, 4 пню

1113805 l 6