Запоминающее устройство

 

1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопитель, выходы которого соединены с входами усилителей считывания, выходы которых подключены к входам регистров числа, формирователи токов считьюания, выходы которых соединены с одними из входов накопителя , другие входы которого подключены соответственно к выходам формирователей адресных токов записи и к выходам формирователей разрядных токов записи, счетчик тактов,, дешифратор, первый злемент НЕ, элемГенты И, элементы ИЛИ, ключ, накопительный элемент и генератор импульсов, выход которого соединен с первыми входами первого и второго элементов И, выходы которых подключены соответственно к первому входу первого элемента ИЛИ и к первЕлм входам третьего и четвертого элементов И и входу счетчика тактов, и второй выходы которых соедине1сы с вторыми входами третьего и четвертого элементов И соответственно, выходы которых подключены соответственно к второму входу первого элемента ШШ и к первым входам формирователей адресных токов записи, причем выход первого элемента ИЛИ соединен с первы в1 входами формирователей токов считывания , третий вькод счетчика тактов .подключен к входу дешифратора, первый выход которого соединен с входом ключа, выход которого подключен к входу накопительного элемента и первым входам формирователей разрядных токов записи, вторые и третьи входы которых соединены соответственно с выходами второго и третьего элементов ИЛИ, входы второго элемента ИЛИ подключены к выходам пятого и шестого элементов И, а входы третьего элемента ИЛИ - к выходам седьмого и восьмого элементов И, второй и третий выходы дешифратора соединены соответственно с первыми входами пяСА того и восьмого элементов И и с первьми входами шестого и седьмого элементов И, вторые входы шестого и восьмого элементов И подключены к выходу первого элемента НЕ, вход которого соединен с вторыми входами пятого и седьмого элементов И и является числовым входом устройства, ел первым и вторым управляющим входами которого являются вторые входы перо вого и второго элементов И, о т л иСП чаюдееся тем, что, с целью повьшгения быстродействия устройства при считывании информации, в него введены блок дешифрахщи и сдвига информации , триггеры, выходы которых подключены к вторым входам формирователей токов считьтания, счетчик адресов и элементы задержки, выходы которых соединены с первыми входами триггеров, а вход - с вторыми входами триггеров и формирователей адресных токов записи и выходами блока дешифрации и сдвига информации,входы

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК зов G 11 С 11/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

f10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3601836/18-24 (22) 21. 04. 83 (46) 23.09.84. Бюл. У 35 (72) А.И. Аксенов и Э.Г. Лазаревич (53) 681.,327 (088.8) (56) 1. Авторское свидетельство СССР

У 631990, кл. G 11 С 17/00, 1977.

2. Авторское свидетельство СССР

В 773731, кл. С 11 С 17/00, 1980 (прототип). (54) (57) 1. ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО, содержащее накопитель, выходы которо- . го соединены с входами усилителей считываний, выходы которых подключены к входам регистров числа, формирователи токов считывания, выходы которых соединены с одними из входов накопителя, другие входы которого подключены соответственно к выходам формирователей адресных токов записи и к выходам формирователей разрядных токов записи, счетчик тактов„ дeaut@рaтоp первый элемент НЕ, элементы. И, элементы ИЛИ, ключ, накопительный элемент н генератор импульсов, выход которого соединен с первыми входами первого и второго элементов И, выходы которых подключены соответственно к первому входу первого элемента ИЛИ н к первым входам третьего и четвер- . того элементов И и входу счетчика тактов, первый и второй выходы которых соединены с вторыми входами третьего и четвертого элементов И соответственно, выходы которых подключены соответственно к второму входу первого элемента ИЛИ и к первым входам формирователей адресных токов записи, причем выход первого элемента ИЛИ соединен с первьпы вхо„„SU„„11151 5 А дами формирователей токов считывания, третий выход счетчика тактов подключен к входу дешифратора, первый выход которого соединен с входом ключа, выход которого подключен к входу накопительного элемента и первым входам формирователей разрядных токов записи, вторые и третьи входы которых соединены соответственно с выходами второго и .третьего элементов ИЛИ, входы второго элемента ИЛИ подключены к выходам пятого и шестого элементов И, а входы третьего элемента ИЛИ вЂ” к выходам седьмого и восьмого элементов И, второй и третий выходы дешифратора соединены соответственно с первыми входами пятого и восьмого элементов И и с первыми входами шестого и седьмого элементов И, вторые входы шестого и восьмого элементов И подключены к выходу первого элемента НЕ, вход которого соединен с вторыми входами пятого и седьмого элементов И и является числовым входом устройства, первым и вторым управляющим входами которого являются вторые входы первого и второго элементов И, о т л ич а ю щ е е с я тем, что, с целью повышения быстродействия устройства при считывании информации, в него введены блок дешифрации и сдвига информации, триггеры, выходы которых подключены к вторым входам формирователей токов считывания, счетчик адресов и элементы задержки, выходы которых соединены с первыми входами триггеров, а вход — с вторыми входами триггеров и формирователей адресных токов записи и выходами блока дешифрации и сдвига информации, входы

1115105

1О

20

30 которого подключены к выходам счетчика адресов, а управляющий вход соединен с входом генератора импульсов и управляющим входом счетчика адресов и является третьим управляющим входом устройства, адресными входами которого являются входы счетчика адресов.

2. Устройство по п.1, о т л ичающееся тем, чтоблокдешифрации и сдвига информации содержит элементы И с девятого по шестнадцатый, второй элемент НЕ и элементы ИЛИ с четвертого по восьмой, выходы которых являются выходами блока, а первые и вторые входы соединены соответственно с выходами элементов И с девятого по шестнадцатый, причем вход второго элемента HF, соединен с первыми входами девятого, Изобретение относится к вычислительной технике, в частности к запоминающим устройствам, и может быть использовано в многопроцессорных вычислительных комплексах и вычислительных системах реального масштаба времени.

Известны запоминающие устройства (1 и 2"..

Одно из известных устройств содержит накопитель информации, регистры числа и адреса,-,дешифратор адреса, формирователи токов опроса и записи 1 g.

Недостатком этого устройства является малое быстродействие.

Наиболее близким техническим решением к предлагаемому является- запоминающее устройство, содержащее накопитель информации, собранный на элементах, обеспечивающих неразрушающее считывание, с входами которого соединены формирователи разрядных и адресных токов записи и считывания, входы которых через элементы И и ИЛИ соединены с дешифраторами адреса и тактов, генератор импульсов и счетчик тактов (2 3.

Недостатком известного -устройства является малое быстродействие при двенадцатого, четырнадцатого и шестнадцатого элементов И и является управляющим входом блока, выход второго элемента НЕ подключен к первым входам десятого, одиннадцатого, тринадцатого и пятнадцатого элементов И, вторые входы девятого, одиннадцатого, четырнадцатого и пятнадцатого элементов И являются первым входом блока, третьи входы девятого и пятнадцатого и вторые входы тринадцатого и шестнадцатого элементов И являются вторым входом блока, вторые входы десятого и двенадцатого и третьи входы тринадцатого

Ф и шестнадцатого элементов И являются третьим входом блока, четвертым входом которого являются третьи входы десятого, одиннадцатого,двенадцатого и четырнадцатого элементов И. считывании информации, поскольку адрес считываемого слова должен находиться в регистре адреса до окончания цикла считывания, так как он обеспечивает сигнал возбужцеиия выбранного формирователя адресного тока считывания, который в свою очередь должен присутствовать до окончания цикла считывания, очередной же цикл считывания должен начинаться только после полного завершения предыдущего, Цель изобретения — повьппение быстродействия запоминающего устройства при считывании информации.

Указанная цель достигаетея тем, что в запоминающее устройство, содержащее накопитель, выходы которого соединены с входами усилителей считывания, выходы которых подключены к входам регистров числа, формирователи токов считывания, выходы которых соединены с одними из входов накопителя, другие входы которого подключены соответственно к выходам формирователей адресных токов записи и к выходам формирователей разрядных токов записи, счетчик тактов, дешифратор, первый элемент НЕ, элементы И, элементы ИЛИ, ключ, накопительный элемент и генератор импульсов, выход

1! 15105 которого соединен с первыми входами первого и второго элементов И, выходы которых подключены соответственно к первому входу первого элемента ИЛИ и к перйым входам третьего и 5 четвертого элементов И и входу счетчика тактов, первый и второй выходы которых соединены с вторыми лходами третьего и четвертого элементов И соответственно, выходы которых подключены соответственно к второму входу первого элемента ИЛИ и к первым входам формирователей адресных токов записи, причем выход первого элемента ИЛИ соединен с первыми входами формирователей токов считывания, третий выход счетчика тактов подключен к входу дешифратора, первый выход которого соединен с входом ключа, выход которого подключен к вхо ду накопительного элемента и первым входам формирователей разрядных токов записи, вторые и третьи входы которых соединены соответственно с выходами второго и третьего элементов ИЛИ, входы второго элемента ИЛИ подключены к выходам пятого и шестого элементов И, а входы третьего элемента ИЛИ вЂ” к выходам седьмого и восьмого элементов И, второй и З0 третий выходы дешифратора соединены соответственно с первыми входами пя того и восьмого элементов И и с первыми входами шестого и седьмого элементов И, вторые входы шестого и З5 восьмого элементов И подключены . к выходу первого элемента НЕ, вход которого соединен с вторыми входами пятого и седьмого элементов И и является числовым входом устройства, 40 первым и вторым управляющими входами которого являются вторые входы первого и второго элементов И, введены блок дешифрации и сдвига информации, триггеры, выходы которых подключены 45 к вторым входам формирователей токов считывания, счетчик адресов и элементы задержки, выходы которых соединены с первыми входами триггеров, а входы - с вторыми входами триггеров и 50 формирователей адресных токов записи и выходами блока дешифрации и сдвига информации, входы которого подключены к выходам счетчиков адресов, à управляющий вход соединен 55 с входом генератора импульсов и управляющим входом счетчика адресов и является третьим управляющим входом устройства, «пресными нходамн которОГО являются входы счетчика адресов.

Кроме того, блок дешифрации н сдвига информа (ии содержит элементы И с девятого по I"естнадцатый, второй элемент НЕ и элементы ИЛИ с четвертого по восьмой, выходы которых являются выходами блока, а первые и вторые входы соединены соответственно с выходами элементов И с дезятого по шестнадцатый, причем вход второго элемента НЕ соединен с первыми входами девятого, двенадцатого, четырнадцатого и шестнадцатого элементов И и является управляющим входом блока, выход второго элемента НЕ подключен к первым вхбдам десятого, одиннадцатого, тринадцатого и пятнадцатого элементов И, вторые входы девятого, одиннадцатого, четырнадцатого и пятнадцатого элементов И являются первым входом блока, третьи входы девятого и пятнадцатого и вторые входы тринадцатого и шестнадцатого элементов И являются вторым в::одом блока, вторые. входы десятого и двенадцатого и третьи входы тринадцатого и шестнадцатого элементов И являются третьим входом блока, четвертым входом которого являются третьи входы десятого, одиннадцатого, двенадцатого и четырнадцатого элементов. И.

На фиг.! приведена функциональная схема устройства, на фиг.2 — функциональная схема наиболее предпочтительного варианта выполнения блока дешифрации и сдвига информации, например для дешифрации двухразрядного кода адреса.

1Устройство содержит (фиг.1) адресные 1 и числовой 2 входы, счетчик 3 адресов, блок 4 дешифрации и сдвига информации, элементы 5 задержки, триггеры 6, формирователи 7 токов считывания, первый элемент ИЛИ

8, элементы И 9-11 с первого по третий, генератор !2 импульсов. На фиг.1 обозначены первый 13 и второй

14 управляющие входы устройства.

Устройство содержит также четвертый элемент И 15, счетчик 16 тактов, дешифратор 17, ключ 18, накопительный элемент 19, формирователи 20 разрядных токов записи, второй элемент ИЛИ 21, элементы И 22-24 с пятого по седьмой. На фиг.! обозначен

1115105 третий управляющий вход 25 устройства.

Устройство содержит также восьмой элемент И 26, первый элемент НЕ 27, третий элемент ИЛИ 28, накопитель 29 с выходами 30, формирователи 31 адресных токов записи, усилители

32, „ считывания и регистры 331 „, числа.

Блок дешифрации и сдвига информации (фиг.2) содержит второй элемент НЕ 34, элементы И 35-42 с девятого по шестнадцатый и элементы ИЛИ 43-46 с четвертого по восьмой.

Устройство работает следующим образом.

В режиме записи информации на управляющем входе 14 (фиг.1) имеется разрешающий потенциал, и синхроимпульс с генератора l2 20 поступает через элемент И 10 на вход счетчика 16 и на элементы И 11 и 15, вторые входы которых управляются счетчиком 16 таким образом, что в течение определен- 25 ного времени синхроимпульс гоочередно проходит через один из элементов И 1! и 15, а следовательно, поочередно срабатывают формирователи

20 или формирователи 7. Одновремен- 30 но с этим дешифратор 17, управляемый счетчиком 16, выдает на первом выходе сигнал включения ключа 18; который подает питание на формирователи 20 и заряжает накопительный элемент 19, кроме того, дешифратор 17, в зависимости от кодовой комбинации на входе, выдает на своем втором выходе сигнал опроса на элементы И 22 и 26. Код числа, при- 4о сутствующий на входе 2 или его инверсия на выходе элемента НЕ 27, разрешает прохождение сигнала опроса через элементы И 22 и 26, а с третьего выХода дешифратора 17 опрос 45 выдается на элементы И.23 и 24, которые управляются кодом числа с входа 2. Выделенный сигнал опроса поступает на второй или третий входы формирователей 20, обеспечивая форми- 5р рование соответствующей полярности разрядного тока накопителя 29, по разрядным шинам которого протекают токи, обеспечивающие запись информации по выбранному адресу.

Отличительной особенностью выбора адреса в предлагаемом устройстве является то, что каждый очередной адрес (естественный порядок изменения) записываемых слов выбирается не в соседнем регистре матрицы накопителя 29, в которой произведена запись предыдущего слова, а в регистре, который находится в соседней матрице накопителя 29. Необходимое для. этого время отсчитывается счетчиком 16, который при достижении определенной кодовой комбинации запрещает прохождение синхроимпульсов через элемент И 11 и 15, запрещая срабатывание формирователей 7 и 31. Одновременно дешифратор 17 снимает сигнал включения ключа 18, въдает сигнал опроса на своем третьем выходе и снимает сигнал опроса с второго выхода. В этом случае сигнал опроса, поступающий на третий вход формирователей 20, обеспечивает противоположность в полярности разрядного тока. Смена в выцаче сигналов опроса с второго

I и третьего выходов дешифратора 17 будет происходить до достижения заданного количества разнополярных импульсов, в зависимости от типа запоминающего элемента накопителя 29.

Так как при прохождении этой пачки разрядных токовых импульсов ключ 18 отключен, их амплитуда в пачке ог— ределяется потенциалом накопленной энергии в элементе 19, который снижается до нуля по мере расхода энергии при прохождении этих токов.

В режиме считывания информации код адреса .считываемого слова поступа ет с вход ов 1 на сч етчик 3, где фиксируется, с выхода сч етчика 3 код адреса поступает на блок 4,где дешифрируется. С выхода блока 4 унитарный код поступает на один из входов триггера 6 и через элементы задержки 5 на другие их входы. В результате выбран один из триггеров 6, который перейдет в состояние хранения единицы. С выхода выбранного триггера 6 единичный сигнал поступает на соответствующий формирователь

7, куда при наличии разрешающего потенциала на входе 11 будет передан синхроимпульс с генератора 12 через элементы И 9 и ИЛИ 8, Под действием укаэанных сигналов с выхода формирователя 7 по избранной координате накопителя 29 протекает ток считывания и через интервал времени равный сумме задержек в счетчике 3, 1115 блоке 4, триггерах 6, формирователе

7 и накопителе 29, на соответствующем выходе 30, „появляется код считанного слова, который через соответствующий усилитель 32 -32д передается в соответствующий регистр

33„ -33 . В итоге цикл считывания слова начинается с момента пода и адреса считываемого слова и заканчивается с появлением данного слова в регист- 10 ре 33<-33, .

В предлагаемом устройстве выходной сигнал блока 4 фиксируется триггером

6, вместе с тем он же и является сигналом возбуждения формирователя 7, 1S вследствие чего адрес слова может быть свободно изменен в счетчике 3 эа счет подачи туда импульса с входа

25, период следования которого будет зависеть лишь от времени задержки . 20 при прохождении сигнала через блок 4 и триггер 6 и составит

Полученный новый адрес одновременно фиксируется в счетчике 3, а вновь возбужденный выход блока 4 обеспечи- 25 вает перевод в единичное состояние очередной триггер 6, который возбудит очередной формирователь 7 в то время, когда по предыдущему адресу считывание еще не закончено. Такая возмож- 30 ность появляется потому, что очередное считываемое слово находится на соседней матрице в регистре накопителя 29, расположенном вне зоны действия предыдущего сигнала. Элемент 5 задержки обеспечивает обнуление выбираемых тригг ров 6 через суммарное время t задержки в триггере 6, формирователе 7, нако105 8 пителе 29, усилителе 32 и регистре 33.

Тривиально, что естественный порядок изменения адресов присущ линейным участкам программ. Однако устройство работоспособно и в случае поступления в счетчик 3 нового адреса с входов 1. В этом случае интервал времени, через который возбудится очередной формирователь 7, будет равен сумме времен задержек в счетчике 3, блоке 4 и триггере 6 .

При этом необходима корректировка частоты генератора 12, которая обеспечивается сигналом с входа 25.При поступлении полного адреса в счетчик 3 такая корректировка не производится.

Таким образом, при цикле считывания каждого слова равном t1 появляется возможность параллельно совмещенной выборки слов из различных матриц накопителя 29. При этом начало выборки каждого последующего слова будет запаздывать от начала выборки предыдущего на интервал времени С или

Таким образом, в предлагаемом устройстве присутствует ускоренная выборка кванта информации, так как за отрезок времени будет опрошено большее число регистров накопителя

29, следовательно, быстродействие запоминающего устройства при считывании информации будет увеличено.

Технико-экономическое преимущество предлагаемого устройства заключается в его более высоком, по сравнению с прототипом, быстродействии при считывании информации.

1 1!5)05

Фиг.7.

1115105

)Y5;8 71

Составитель Т. Зайцева

Техред M.Надь Корректор JI. Пилипенко

Редактор Е. Папп

Заказ 6779/38

Тираж 574 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4 /5

Филиал ППП "Патент", г. Ужгород, ул . Проектная,4