Управляющая логическая машина

 

1, УПРАВЛЯЮЩАЯ ЛОГИЧЕСКАЯ МАШИНА, содержащая запоминающее устройство , устройство вывода данных, мультиплексор, группу элементов И, группу элементов НЕ, элементы И., НЕ, ИЛИ, элемент ЭКВИВАЛЕНТНОСТЬ, блок синхронизации, 1-К-й информационные выходы запоминающего устройства соединены с входами соответствующих элементов НЕ группы, выходы которых соединены с первыми входами соответствующих элементов И группы, информационные выходы мультиплексора и устройства вывода данных являются соответственно первой и второй группами выходов машины, отличающаяся тем, что, с целью сокращения аппаратурных затрат, она содержит группу элементов ИЛИ, счетчик адреса и счетчик адреса перехода, причем выходы группы элементов НЕ соединены соответственно с входами первого элемента И, выход которого подключен к первым входам второго и третьего элементов И, к первому входу первого элемента ИЛИ и к входу первого элемента НЕ, выход которого подключен к первЬм входам четвертого. пятого и шестого элементов И, К+2 п-й информационные выходы запоминающего устройства соединены соответственно с адресными входами мультиплексора , управляющий вход коммутации которого соединен с выходом четвертого элемента И, К+1 -и -и информационные выходы запоминающего устройства соединены соответственно с адресными входами устройства вывода данных, вход синхронизации которого соединен с выходом второго элемента И, К+1-Й информационный выход запоминающего устройства соединен с первым входом элемента ЭКВИВАЛЕНТНОСТЬ, второй вход которого подключен к тактирующему выходу мультиплексора, выход элемента ЭКВИВАЖНТНОСТЬ подключен к второму входу первого элемента ИЛИ и через второй элемент НЕ к второму входу пятого элемента И, выход которого соединен с вторыми входами элементов И группы, выход первого элемента И группы подключен к входу первого разряда счетчика адСО реса перехода, выходы элементов И группы, начиная с второго, подключеЬ9 ны к первым входам соответствующих tN9 элементов ИЛИ группы, вторые входы которых соединены с выходом первого элемента ИЛИ, а выходы подключены соответственно к входам разрядов счетчика адреса перехода, начиная с второго разряда, счетньй вход счетчика адреса перехода и счетный вход счетчика адреса подключены к первому выходу блока синхронизации, второй выход которого соединен с вторым вхо дом второго элемента И, третий выход блока синхронизации соединен с вторыми входами третьего и шестого эле

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК

„,SU„„1119022

А з(5)) С 06 Р 15/00

//Д

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ (21) 3587616/18-24 (22) 05.05.83 (46) 15.10.84. Бюл. № 38 (72) Л.А. Бородина, Ю.Н. Бутин, А.И. Евтодьев, О.Л. Маковеев и В.С. Михайлов (53) 681.325.65(088.8) (56) 1. Авторское свидетельство СССР № 814119, кл. G 06 F 15/20, 1977.

2. Авторское свидетельство СССР № 884440, кл. G 06 F 15/00, 1981 (прототип). (54) (57) 1 . УПРАВЛЯЮ1ЦАЯ ЛОГИЧЕСКАЯ

МАШИНА, содержащая запоминающее устройство, устройство вывода данных, мультиплексор, группу элементов И, группу элементов НЕ, элементы И, НЕ, ИЛИ, элемент ЭКВИВАЛЕНТНОСТЬ, блок синхронизации, 1-К-i информационные выходы запоминающего устройства соединены с входами соответствующих элементов НЕ группы, выходы которых соединены с первыми входами соответствующих элементов И группы, информационные выходы мультиплексора и устройства вывода данных являются соответственно первой и второй группами выходов машины, о т л и ч а ющ а я с я тем, что, с целью сокращения аппаратурных затрат, она содержит группу элементов ИЛИ, счетчик адреса и счетчик адреса перехода, причем выходы группы элементов НЕ соединены соответственно с входами первого элемента И, выход которого подключен к первым входам второго и третьего элементов И, к первому входу первого элемента ИЛИ и к входу первого элемента HF., выход которого подключен к первым входам четвертого, пятого и шестого элементов И, К+2 я-й информационные выходы запоминающего устройства соединены соответст венно с адресными входами мультиплексора, управляющий вход коммутации которого соединен с выходом четвертого элемента И, К+1 — h -й информа-! ционные выходы запоминающего устрой" ства соединены соответственно с адресными входами устройства вывода данных, вход синхронизации которого, соединен с выходом второго элемента

И, К+1-й информационный выход запоминающего устройства соединен с первым входом элемента ЭКВИВАЛЕНТНОСТЬ, второй вход которого подключен к тактирующему выходу мультиплексора, выход элемента ЭКВИВАЛЕНТНОСТЬ подключен к второму входу первого элемента ИЛИ и через второй элемент НЕ— к второму входу пятого элемента И, выход которого соединен с вторыми входами элементов И группы, выход первого элемента И группы подключен к входу первого разряда счетчика адреса перехода, выходы элементов И группы, начиная с второго, подключены к первым входам соответствующих элементов ИЛИ группы, вторые входы которых соединены с выходом первого элемента ИЛИ, а выходы подключены соответственно к входам разрядов счетчика адреса перехода, начиная с второго разряда, счетный вход счетчика адреса перехода и счетный вход. счетчика адреса подключены к первому выходу блока синхронизации, второй выход которого соединен с вторым вхо дом второго элемента И, третий выход блока синхронизации соединен с вторыми входами третьего и шестого эле1119022 ментов И, выходы которых соединены со-, соответственно с первым и вторым входами второго элемента ИЛИ, выход которого подключен к входу разрешения записи счетчика адреса перехода, выходы разрядов которого подключены соответственно к входам седьмого эле» мента И, выход которого подключен к информационному входу устройства вывода,,к второму входу четвертого элемента И и к третьему входу шестого элемента И, четвертый выход блока синхронизации подключен к установочному входу счетчика адреса, выходы радрядов которого соединены с адресными входами запоминающего устройства.

2. Машина по п. 1, о т л и ч а ю5

25 тов И третьей группы соединены с

30 входами устройства ввода, выход!

Изобретение относится к вычислительной технике и предназначено для решения задач логического управления технологическими процессами, Известна управляющая логическая машина, содержащая запоминающее устройство, накапливающий сумматор, счетчик, устройства ввода, вывода и управления, элементы И, ИЛИ, НЕ 1).

Однако данная управляющая логическая машина характеризуется тем, что переход к командам вывода может производится только по "1" (или только по "0") решения. При управлении малоинерционными объектами это приводит к увеличению аппаратурных . затрат на запоминающее- устройство.

Наиболее близким к изобретению является управляющая логическая машина, содержащая запоминающее устройство, входы которого подключены к выходам накапливающего сумматора и к выходам счетчика старших разрядов адреса, выходы первой группы разрядов соединены с входами соответствующих элементов НЕ группы и первыми входами соответствующих элементов И первой группы, выходы которых соединены с входами накапливающего сумматора, выходы, второй группы разрядов соединены с первыми входами соответствующих элементов И щ а я с я тем, что устройство вывода содержит регистр, дешифратор адреса и элементы НЕ, вход каждого из которых соединен с соответствующим выходом дешифратора, а выход подключен к синхронизирующему входу соответствующего разряда регистра, информационные входы разрядов регистра соединены с информационным входом устройства, тактовый вход дешифратора адреса соединен с входом синхронизации устройства, информационные входы дешифратора адреса соединены соответственно с адресными входами устройства, выходы разрядов регистра являются соответст» венно информационными выходами устройства.

2 второй группы группа выходов которых соединена с группой входов уст" ройства вывода, управляющий вход которого подключен к выходу триггера, синхронизирующий вход которого соединен с выходом первого элемента И, первый вход которого подключей к первому выходу устройства управления, второй выход которого соеди" нен с первыми входами второго и третьего элементов И, выходы элементов НЕ группы подключены к входам четвертого элемента И, выход которого подключен к вторым входам элементов И второй группы, первому входу элемента ИЛИ и к входу первого элемента НЕ, выход которого подключен к вторым входам первого и второго элементов И и первым входам элементов И третьей группы, вторые входы которых соединены с выходами группы разрядов запоминающего устройства, выходы другой группы разрядов которого подключены к первым входам соответственно первого и второго элементов ЭКВИВАЛЕНТНОСТЬ и к пер вым входам соответствующих элементов И второй группы, выходы элемен- . которого подключен к второму входу второго элемента ЭКВИВАЛЕНТНОСТЬ, 45 з 11190 выход которого соединен с 3) -входом триггера и вторым входом первого элемента ЭКВИВАЛЕНТНОСТЬ, выход которого соединен с третьим входом второго элемента НЕ, выход которого

5 подключен к второму входу элемента

ИЛИ, выход которого соединен с вторым входом третьего элемента И, выход которого подключен к входу переноса накапливающего сумматора, выход переноса которого соединен с входом счетчика, причем выход второго элемента И соединен с вторыми входами элементов И первой группы (2 ).

Известное устройство,характеризуется тем, что при управлении малоинерционными объектами для перехода к командам вывода по "1" и по "О" решения команда логической отработки в специальном разряде содержит признак вида перехода. Увеличение длины команды приводит к увеличению аппаратурных затрат на запоминающее устройство.

Цель изобретения вЂ, уменьшение ап25 паратурных затрат.

Поставленная цель достигается тем, что управляющая логическая машина, содержащая запоминающее устройство, устройство вывода данных, мультиплексор, группу элементов

И; группу элементов НЕ, элементы И, НЕ, ИЛИ, элемент ЭКВИВАЛЕНТНОСТЬ, блок синхронизации, 1-К-й информационные выходы запоминающего устройства соединены с входами соответст- З5 вующих элементов HE группы, выходы которых соединены с первыми входами соответствующих элементов И группы, информационные выходы мультиплексора и устройства вывода данных 4О являются соответственно первой и второй группой выходов машины, содержит группу элементов ИЛИ, счетчик . адреса и счетчик адреса перехода, .причем выходы группы элементов НЕ соединены соответственно с входами первого элемента И, выход которого подключен к первым входам второго и третьего элементов И, к первому входу первого элемента ИЛИ и к вхо- 50 ду первого элемента НЕ, выход которого подключен к первым входам четвертого, пятого и шестого элементов И, К +2 — и -й информационные выходы запоминающего устройства соеди- 55 иены соответственно с адресными входами мультиплексора, управляющий вход коммутации которого соединен

22 4 с выходом четвертого элемента И, К+1 — и -й информационные выходы запоминающего устройства соединены соответственно с адресными входами устройства вывода данных, вход син хронизации которого соединен с выходом второго элемента И, К +1-й информационный выход запоминающего устройства соединен с первым входом элемента ЭКВИВАЛЕНТНОСТЬ, второй вход которого подключен к тактирующему выходу мультиплексора, выход элемента ЭКВИВАЛЕНТНОСТЬ подключен к второму входу первого элемента ИЛИ и через второй элемент НŠ— к второму входу пятого элемента И, выход которого соединен с вторыми входами

;элементов И группы, выход первого элемента И группы подключен к входу первого разряда счетчика адреса перехода, выходы элементов И группы, начиная с второго, подключены к первым входам соответствующих элементов ИЛИ группы, вторые входы которых соединены с выходом первого элемента ИЛИ, а выходы-подключены соответственно к входам разрядов счетчика адреса пере- . хода, начиная с второго разряда, счетный вход счетчика адреса перехода и счетный вход счетчика адреса подключены к первому выходу блока синхронизации, второй выход которого соединен с вторым входом второго элемента И, третий выход блока синхронизации соединен с вторыми входами третьего и шестого элементов И, выходы которых соединены соответственно с первым и вторым входами второго элемента ИЛИ, выход которого подключен к входу разрешения записи счетчика адреса перехода, выходы разрядов которого подключены соответственно к входам седьмого элемента И, выход которого подключен к информационному входу устройства вывода, к второму входу четвертого элемента И и к третьему входу шестого элемента И, четвертый выход блока синхронизации подключен к установочному входу счетчика адреса, выходы разрядов. которого соединены с адресными входами запоминающего устройства.

Устройство вывода в машине содержит регйстр,.дешифратор адреса и элементы НЕ, вход каждого из которых соединен с соответствующим выходом дешифратора, а выход подключен к синхронизирующему входу соот45,В случае попадания на оператор при последовательном переходе от

i — rо логического условия значение

ФАЛ равно 1 в случаях негыполнения логического условия (xi-46; ) опера° тор расположен по относительному адресу Ь, выполнения логического

1 условия (х„= Й,) оператор расположен по адресу j +1.

S 1119 ветствующего разряда регистра, информационные входы разрядов регистра соединены с информационным входом устройства, тактовый вход дешифратора адреса соединен с входом синхрониза5 ции устройства, информационные входы дешифратора адреса соединены соответственно с адресными входами устройства, выходы разрядов регистра являются соответственно информационными выходами устройства.

На фиг. 1 изображена схема устройства; на фиг. 2 - схема устройства вывода; на фиг. 3 - схема устройства синхронизации, на фиг. 4 представлена граф-схема алгоритма вычисления формул алгебры логики. Графсхема содержит запоминающее устройство 1, элемент 2 ЗКВИВАЛЕНТНОСТЬ, группу элементов НЕ 3, элемент И 4, элемент НЕ 5, мультиплексор 6, устройство 7 вывода данных, элементы И 8 и 9, элемент HE 10, элементы И 11 — 13, элементы ИЛИ 14 и 15, блок 16 синхронизации, группу эле-! ментов И 17, группу элементов ИЛИ 18, счетчик 19 адреса перехода, элемент

И 20, счетчик 21 адреса, дешифратор

22 адреса, элементы HF. 23, регистр

24, генератор 25 тактовых импульсов, ждущий мультивибратор 26, счетчик

27, дешифратор 28, дифференцирующий элемент 29.

Работа управляющей логической машины связана с вычислением фор35 мул алгебры логики (ФАЛ) при помощи условных переходов. Любую ФАЛ можно представить в виде следующей последо- . вательности:

1(" Р x> ("

Д („p„I,ь, () где 4 — значение истинности i-ro

1 аргумента;

x — состояние i-ro аргумента, проверяемое по -ому логическому условию (x,=4;) — адрес условного перехода

50 при х. =6

Р; — адрес условного перехода при х 4С вЂ” оператор.

Операторами в данном случае являются команды включения или выключения тех или иных исполнительных органов, а логическими .условиями состояния датчиков.

022 d

Логические условия и операторы в формуле (1) можно пронумеровать слева направо, т.е. присвоить им адреса (О, 1, 2,..., S ), а в качестве адреса условного перехода использовать относительный укороченный адрес, при котором полный адрес равен сумме по модулю 5 кода относительного укороченного адреса н адреса члена (логического условия), от которого осуществляется переход.

При вычислении ФАЛ, заданных в базисе элементов И, ИЛИ, НЕ формулу (1) можно преобразовать к виду:

X„"(Ü„),x (Ъ ), х. (1,.) х "(Ь ) где Ь представляет собой относительный укороченный адрес при условном переходе.

В данной последовательности проверяются логические условия лишь для: тех переменных, значения которых могут изменить значение вычисляемой функции. Зти переменные назовем существенными.

Первая переменная ФАЛ всегда является существенной. Если данная функция более, чем от одной переменной, то при выполнений логического условия (x =5,), вторая переменная является существенной и к ней осуществляется переход с проверкой выполнения второго логического ус; ловия (если оно существует).

Если по первой переменной логическое условие не выполнено (X< 4 6„), то следующая существенная переменная располагается лишь в соответствии с относительным адресом Ь „ т.е. отсчитав от первого логического условия последовательно. Ь логических условий, попадем к логическому условию (если .это не оператор), осуществляющему проверку существенной логической переменной. Аналогичная процедура осуществляется по каждой существенной переменной до попадания на оператор.

7 111902 случаях значение ФАЛ

В остальных равно О. ,Пррмер э ветствует посл ров

Дана функция у„=

Этой функции соотедовательность операто6

g 11+) Х (y) х (ц, у, 4 где ; х.; при Й;= 1, 10 х. при 6;= О

В исходном состоянии фиксируется номер первой логической переменной (i = 1) и значение адреса перехода (1=0}, Если 6-„4x„, то j = 4, при переходе к второму логическому условию 1= 3, при переходе к 3-му логи ческому условию j = 2, при переходе к оператору j=- 1, что свидетельствует о переходе не в соответствии с относительным адресом Ь и о равенстве значения функции О. Если

Ь X 4 х и Й х р то при переходе к оператору 1 = О, что свидетельствует о переходе в соответствии с относительным адресом и о равенстве значения функции 1.

При конструировании программ .логическим условиям обычно ставят . в соответствие команды условного перехода, а операторам — команды изменения состояния различных элементов памяти. В данном случае — команды вывода информации на исполнительные органы (ИО).

При реализации аппаратуры меньшие затраты имеют место, когда фиксируется поразрядная инверсия значения Ъ; и вместо вычитания произво40 дится добавление единицы к соответствующему коду. При этом значение функции равно 1, когда все разряды двоичного кода равны единицам, а в случае нуля в младшем разряде значение

45 функции равно 0 °

Работа управляющей логической машины осуществляется по командам, записанным в запоминающем устройстве. . Известно два типа команд: команды логической обработки и вывода, соответствующие логическим условиям и операторам в выражении (1).

Команды логической обработки характеризуются наличием хотя бы одной единицы в разрядах x„ — М„, при этом в данных разрядах фиксируется относительный укороченный адрес условного перехода. В разряде

2 8 команды логической обработки хранится признак сравнения, в разрядах х „+ — х„ — код адреса опрашиваемого (на сравнение) аргумента.

В случае эквивалентности содержимого разряда х „с кодом аргумента производится переход в следующей команде, в противном случае - переход к команде в соответствии с относительным укороченным адресом условного перехода.

Команды вывода характеризуются наличием только нулей в разрядах x -.

-xx. При этом в разрядах х„ „- х„ хранится код адреса вывода.

После включения питания на вход установки в ноль счетчика 21 адреса поступает сигнал от блока 16 и устанавливает его в нулевое (исходное) состояние. По нулевому адресу в запоминающем устройстве хранится команда вывода, в адресной части которой записан нулевой (нерабочий адрес).

По команде вывода счетчик 19 адреса перехода устанавливается в следующее (исходное) состояние: О— в первом разряде, 1 в остальных разрядах.

Первой командой при вычислении

ФАЛ является команда логической отработки первой логической переменной. Сигнал, являющийся признаком команд логической обработки, формируется на выходе элемента HE 5 при помощи элемента И 4 и группы 3 элементов НЕ, на входы которых поступают сигналы с выходов X„ - x„ запоминающего устройства 1.

Этот сигнал на элементе И 9 совпадает с сигналом от элемента И 20, который появляется при наличии единицы во всех разрядах счетчика 19 адреса перехода,и через мультиплексор 6 разрешает опрос датчиков по адресу, поступающему с выходов х „+ - x Ä.

Кроме того, сигнал от элемента HE

5 при совпадении с сигналом от

° элемента И 20 и третьим синхросигналом от блока 16 на элементе И 13 разрешает через элемент ИЛИ 15 параллельную запись в счетчик 19 адре.са перехода.

Параллельная запись осуществляется в соответствии с результатом сравнения копа, вводимого из мультиплексо ра 6, с кодом, содержащимся в х „ „ разряде запоминающего устройства 1

22 10

11190

При эквивалентности этих кодов сигнал с выхода элемента ЭКВИВАЛЕНТНОСТЬ 2 через элемент ИЛИ 14 поступает на входы элементов ИЛИ группы

18 и далее на входы параллельной за5 писи счетчика 19 адреса перехода и по сигналу разрешения записи с элемента ИЛИ 15 устанавливает его разряды, начиная со второго, в единицу.

Первый разряд счетчика 19 адреса перехода при этом устанавливается в ноль вследствие того, что сигнал с элемента ЭКВИВАЛЕНТНОСТЬ 2, инвертированный элементом НЕ 10, закрывает элемент И 11 и элементы или группы 18,15

По следующему синхросигналу (первому) осуществляется добавление единицы к коду в счетчике 19 адреса перехода и в счетчике 21 адреса.

Если следующей командой является 20 команда логической обработки, то про= изводится опрос и анализ значения второй логической переменной.

При отсутствии эквивалентности этих кодов сигнал с элемента НЕ 10„ после совпадения с сигналом от элемента НЕ 5 на элементе И 11, поступает на входы группы 17 элементов И,. разрешая запись через группу 18 элементов ИЛИ инверсного значения . разрядов х — х запоминающего усти ройства 1 в счетчик 19 адреса перехода.

Далее в счетчике 19 и 21 происходит отсчет команд путем добав35 ления единицы к кодам, записанным в этих счетчиках, по первому синхросигналу от блока 16 до перехода к команде в соответствии с кодом относительного укороченного адреса условного перехода, о чем свидетельствует наличие единиц во всех разрядах .счетчика 19 адреса перехода. Если следующей командой является команда логической обработки, то работа про45 должается как описано выше до попадания на команду вывода.

Сигнал, являющийся признаком команд вывода, формируется на выходе элемента И 4 при помощи группы 3

5Î элементов НЕ, на входы которых поступают разряды М -х„ запоминающего устройства 1. По первому синхросигналу от блока 16, поступающему на счет-, ные входы счетчика 19 адреса перехода и счетчика 21 адреса, коды в этих

5S счетчиках увеличиваются на единицу.

Сигнал с элемента И 4 после совпадения с вторым синхросигналом от блока 16 на элементе И 8 разрешает передачу кода адреса вывода в устройство

7 вывода для подачи сигнала с выхода элемента И 20 на исполнительные органы (ИО) . Наличие единиц во всех разрядах счетчика 19 адреса перехода и

1 появление сигнала на выходе элемента И 20 говорит о том, что значение функции равно .1, в ином случае значение функции равно О. По второму синхросигналу от блока 16 в устройстве 7 вывода фиксируется значение реализованной функции в соответствии с адресом вывода для передачи на исполнительные органы (ИО).

Кроме того, сигнал с выхода элемента И 4 проходит через элемент ИЛИ

14, через группу 18 элементов ИЛИ на входы счетчика 19 адреса запоминающего устройства, а вследствие инвертирования элементом НЕ 5 закрывает элемент И 11, группу 17 элементов И. Этот сигнал, после совпадения с третьим синхросигналом от блока 16 на элементе И 12, проходит через элемент ИЛИ 15 на вход разрешения записи счетчика 19 адреса перехода.

При этом в счетчик 19 записывается код: 0 — в первом разряде, 1 в остальных разрядах. Таким образом схема подготовлена к вычислению следующей ФАЛ.

При подаче питания идущим мультивибратором 26 формируется импульс, который устанавливает счетчик 21 адреса в нулевое состояние.

Одновременно при подаче питания запускается генератор 25, импульсы с которого поступают на счетный вход счетчика 27, связанного выходами с дешифратором 28, который формирует синхросигналы на первом, втором и третьем выходах блока 16.

Длительность импульса на мультивибраторе определяется временем прохождения трех и более синхросигналов, по которым осуществляется .выполнение команды вывода и тем самым усаановка счетчика 19 адреса перехода в исходное состояние: 0 в первом разряде, 1 в остальных разрядах.

Предлагаемая машина позволяет сократить аппаратурные затраты на запоминающее устройство sa счет уменьшения длины команды на один разряд благодаря введению трех элементов И, элемента ИЛИ, группы элементов ИЛИ, счетчика адреса перехо12

i i ВО22

l1 да, счетчика адреса с соответствующими связями, при этом не используются такие элементы как, например нака ппив ающий сумматор со с четчиком старших разрядов адреса, триггер, элемент ЭКВИВАЛЕНТНОСТЬ базов ой машины, 111902

Мюкоду меиеняа

Adpec Ыо3а оь зааонинающего

gcep@Ó Ь 1

К цсполнотепьныи срганаи

Фиг, 2

1119022

Составитель А. Жеренов

Редактор H.Âîëîâèê Техред С.Мигунова Корректор В.. Гирняк

Заказ 7455/37 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4