Функциональный преобразователь

 

ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ , содержащий регистр старших разрядов аргумента, регистр младших разрядов аргумента, четыре блока памяти, первый сумматор, блок умножения , блок деления и регистр результата , информационный вход которого соединен с вьгходом первого сумматора , выход регистра старших разрядов аргумента соединен с адресными входами первого и второго блоков памяти , BbtxoA второго блока памяти соединен с входом делимого блока деления , отличающийся тем, что, с целью увеличения быстродействия , в него введены три промежуточ .ных регистра, второй и третий сумматоры и блок синхронизации, первьш выход которого соединен с входами синхронизации первого и второго промежуточных регистров и регистра результата , второй выход блока синхронизации соединен с входами синхронизации регистров старших и младших разрядов аргумента и третьего промежуточного регистра, выход регистра младших разрядов аргумента соединен с первым входом второго сумматора и информационным входом второго промежуточного регистра, выход которого соединен с первьп { входом блока умножения , второй вход и выход которого соединены соответственно с выходом третьего и лервым входом первого сумматоров , выход первого блока памяти соединен с вторым входом второго сумматора, ВЬЕХОД которого со.единен с входом делителя блока деления, выход которого подключен к информационному входу третьего промежуточного регистра, выход которого соединен с первьп входом третьего сумматора, выход регистра старших разрядов аргумента соединен с информационным входом первого промежуточного регистра, выход которого соединен с адресными входа1 м третьего и четвертого блоков памяти, выходы которьк соединены с вторыми входами, соответственно третьего и первого сумматоров, информационные входы регистров старших разрядов и младших разрядов аргумента соединены с входами соответственно старших и младших разрядов аргумента устройства.

СОЮЗ СОВЕТСНИХ

И Ч

РЕСПУБЛИК

09) (И) ц)) G 06 F 15/31

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H ABT0PCH0MV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И (ЛЙРЬП ИЙ (21) 3624059/24-24 (22) 15.07.83 (46) 30.11,84. Бюл. ¹ 44 (72) M.Ю,Плотников, В.И.Потапов и А.Н.Флоренсов (71) Омский политехнический институт (53) 681.325(088.8) (56) 1. Потапов В.И., Нестерук В.Ф., Флоренсов А.Н. Быстродействующие арифметико-логические устройства цифровых вычислительных машин.

Новосибирск, 1978.

2. Авторское свидетельство СССР

¹ 962971, кл. G 06 F 15/31, 1980 (прототип). (54)(57) ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий регистр старших разрядов аргумента, регистр младших разрядов аргумента, четыре блока памяти, первый сумматор, блок умножения, блок деления и регистр результата, информационный вход которого соединен с выходом первого сумматора, выход регистра старших разрядов аргумента соединен с адресными входами первого и второго блоков памяти, выход второго блока памяти соединен с входом делимого блока деления, отличающийся тем, что, с целью увеличения быстродействия, в него введены три промежуточ,ных регистра, второй и третий сумматоры и блок синхронизации, первый выход которого соединен с входами синхронизации первого и второго промежуточных регистров и регистра результата, второй выход блока синхронизации соединен с входами синхронизации регистров старших и младших разрядов аргумента и третьего промежуточного регистра, выход регчстра младших разрядов аргумента соединен с первым входом второго сумматора и информационным входом второго промежуточного регистра, выход которого соединен с первым входом блока умножения, второй вход и выход которого соединены соответственно с выходом третьего H ..тервым входом первого сумматоров, выход первого блока памяти соединен c BTopbtM входом второго сумматора, выход которого соединен с входом целителя блока деления, выход которого подключен к информационному входу третьего промежуточного регистра, выход которого соединен с первым входом третьего сумматора, выход регистра старших разрядов аргумента соединен с информационным входом первого промежуточного регистра, выход которого соединен с адресными входами третьего и четвертого блоков памяти, выходы которых соединены с вторыми входами соответственно третьего и первого сумматоров, информационные входы регистров старших разрядов и младших разрядов аргумента соединены с входами соответственно старших и младших разрядов аргумента устройства °

1126968

Изобретение относится к вычислительной технике и может быть использовано для аппаратурной реализации функций в специализированных и универсальных быстродействующих цифровых вычислительных машинах.

Известно устройство для логарифмирования, содержащее регистры старших и младших разрядов аргумента три блока памяти, коммутатор, сумма- 10 тор, регистр результата

Недостатком известного устройства является узкий класс. решаемых задач.

Наиболее близким к предлагаемому 15 является функциональный преобразователь, содержащий регистр младших разрядов аргумента, регистр старших разрядов аргумента, соединенный с адресными входами первого и Второ- б го блоков памяти, выход которого подключен к входу делимого блока деления, блок умножения, третий и четвер-, гый блок памяти, сумматор, выход которого связан с входом регистра ре- 25 зультата f2) .

Недостатком данного устройства является необходимость последовательнога применения операций,целения и умножения, что существенно снижает их произВодителькасть, Цель изобретения — увеличение быстродействия устройства.

Поставленная цель достигается тем, что ь функциональный преобразо- =5 ватель, содержащий регистр старших разрядов аргумента, регистр младших разрядов аргумента, четыре .блока памяти, первьп сумматор, блок умножения, блок деления и регистр резуль 40 тата лнформссционныи Вход которого соединен с выходом первого сумматора, Выход регистра старших р.азрядов аргумента соединен с адресными входами перього и Второго блоков памяти„ выход Второго блока памяти соецинен с входом делимого блока деления, до-полнительно введены три промежуточных регистра, второй и третий сумматоры и блок синхронизации, первый выход которого соединен с входами синхронизации первого и второго промежуточньж регистров и регис "pa результата Второй выход блока синхронизации соединен с входами синхро- 5 н .зации регистров старших и младших разрядов арrумe*»та третьего промежуточного регистра, Выход регистра младших разрядов аргумента соединен с первым гходом второго сумматора и информационным входом второго промежуточного регистра, выход которого соединен с первым входом блока умно.— х.ения, второй вход и выход которого соединены соответственно с выходом третьего и первым входом первого сумматоров, выход первого блока памяти соединен с Вторь»м входом второго сумматора, вьгсод которого соединен с входом, целителя блока деления, выход которого подключен к информационному входу третьего промежуточного регистра, выход которого соединен с первым входом третьего сумматора, выход регистра старших разрядов аргумента соединен с информационньп входом первого промежуточного регистра, выход которого соединен с адресными входамч третьего и четвертого блоков памяти, выходы которых соединены с вторыми входами соответственно третьего и первого сумматоров, информационные входы регистров старших и млацших разрядов аргумента соединены с входами соответственно старших и младших разрядов аргумента устройсTBR, НВ чертеже представлена блок-схема преобразователя.

Функциональный преобразователь содержит регистр 1 старших разрядов аргумента„, чромежуточный регистр 2, блок 3 памяти, сумматор 4, регистр 5 младших разрядов аргумента, промежуточный регистр 6, блок 7 деления, промежуточный регкстр 8, блок 9 памяти, блок 10 памяти, сумматор 11, блок 12 умножения, сумматор 13, блок 14 памяти, регистр 15 результата, блок 16 синхрани.: зции.

Вычисление значений функции в устройстве производится а основе следующих соотношений.

Пусть задана функция F(k I, ОХ<1, удовлетворяющая условию rp(y)j с 1, значения аргумента Х представляются

)> -разрядным двоичным кодом, а значения функции Ъ = Г(1) требуется находить с ) верными двоичными цифрами ! после запятой. Фиксируем значение параметра К и разобьем аргумент следующим образом:

X=0„. Х1... X 0 ... 0 и ьХ вЂ” 0,0 !

0 Х »,... Х; Х=.Х йХ.

Рацчеты показывают, что значение заданной фу-нкции F (Х) можно аппроксимировать выражением:

1126968

Х)=Г(хв)+ах (A(Xî)+B (Хо)

/(с(х )чх)Э, (1) где коэффициенты F(X ), А(хо), В(ХО), С(Х ) зависят только от промежуточного аргумента Х, но не зависят от h, Х и определяются следующим образом:

A(Xo)= (Xo) e (Xo)/Ф1(ха), в(х,)=-Ф, (х„)у e > (х,), С(Хо) =-Ф (Хо)/Ф (Хо), Ф (2) F (Z) i1, i=1,4 °

Значение параметра К для получения верными всех двоичных разрядов результата 11 необходимо взять из выражения:

К=Г("1 Ео,М)И1, М мох (9, Л) (Z) 9 (Z+q) 10

Ф,

g а2сп

0- (,7 2 "

Значения коэффициентов Г(Х ) .

А(Х ), В(Х„), С(Х, ) предварительно рас=читываются по вьппеуказанным формулам и запоминаются по соответствую-25 щим адресам блоков памяти рассматриваемого устройства.

Устройство работает следующим образом.

В первом такте блок 16 синхрони- 30 эации формирует на втором выходе сигнал синхронизации С1, который поступает на управляющие входы регистра старших разрядов аргумента и регистра 5 младших разрядов аргумента, на которые заносится код первого аргумента. Код старших разрядов аргумента с выхода регистра 1 старших разрядов аргумента поступает на адресные входы первого 3 и второго 9 бло- 40 ков памяти. На выходе первого блока памяти формируется значение С(Х ), которое поступает на вход второго сумматора 4. На выходе второго сумма".эра 4 образуется значение

C(X ) ьх, поступающее на вход делителя блоха 7 деления. Код B(XO) с выхода блока 9 памяти поступает на вход делимого блока 7 деления, на выходе которого формируется значение промежуточного результата

F) (X) В (X() } / С (Х, + b X ) .

Во втором такте работы блок 16 синхронизации формирует на первом выходе сигнал синхронизации С2, который поступает на управляющие входы, регистра 2 и регистра б,при этом код первого аргумента переписывается с выхода регистра 1 старших pasурядов аргумента на промежуточный регистр 2 и с выхода регистра 5 младших разрядов аргумента на промежуточный регистр 6. Код Х старших разрядов аргумента с выхода промежуточного регистра 2 поступает на адресные входы третьего 10 и четвертого 14 блоков, памяти. При этом на выходе третьего блока 10 памяти формируется значение A(X ), а на выходе четвертого блока 14 памяти — значение Г(Хо) .

В третьем такте работы устройства блок 16 синхронизации формирует очередной сигнал серии С!, под управлением которого в регистр 1 старших разрядов аргумента и регистр 5 млад" ших разрядов аргумента заносится код второго аргумента. Одновременно в промежуточный регистр 8 заносится код промежуточного результата Г (М) поступающий затем на вход третьего сумматора 11, на другом входе которого уже находится код А (Ц) . С выхода третьего сумматора 11 сумма (Д(Хп) + Г,(Х) поступает на первый вход блока 12 умножения, на втором входе которого находится.код и Х.

Произведение Ь Х (А(Х „) Г, (X) ) суммируется со значением Г(Х ) на первом сумматоре .13, на выходе которого образуется значение результата

Г(Х)=Г (Хо)+и Х . (А(Хо) + F1(x))

В четвертом такте блок 16 синхронизации формирует сигнал С2, под управлением которого код второго аргумента заносится .на промежуточные регистры 2 и 6. Одновременно код результата F(X) передается с выхода первого сумматора 13 в регистр 15 результата.

В дальнейшем процесс воспроизведения функции циклически повторяется так, как это описано для предыдущих тактов работы устройства.

Таким образом, производительность предлагаемого устройства приблизительно в 1,5 раза вьппе производительности устройства-прототипа., 1126968

Составитель А.Зорин

Редактор А.Ревин ТехредО.Ващишина Корректор И.Муска

Заказ 8741/38 Тираж 698 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35„ Раушская наб., д. 4/5

Филиал ППП "Патент", г.ужгород, ул.Проектная, 4