Устройство для вычисления элементарных функций

 

УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее три регистра, четыре сдвигателя, пять сумматоров, блок памяти, блок управления и блок анализа состояния, причем первые информационные входы регистров соединены с информационной шиной устройства, выходы первого , второго и третьего сумматоров . соединены с соответствующими выходами устройства и с вторыми информационными входами соответствующих регистров , выходы первого, второго и третьего регистров соединены соответственно с информационными входами первого и второго сдвигателей и первым информационным входом третьего сумматора, первые информационные входы первого и второго сумматоров соединены с выходами четвертого и пятого сумматоров соответственно , второй информационный вход третьего сумматора подключен к выходу блока памяти, причем блок управления содержит генератор импульсов, регистр кода операции, триггер и элемент И-НЕ, блок анализа состояния r.v.,.....V |f| . i f содержит одноразрядный узел памяти, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, коммутатор узел буферной памяти, триггер, при этом шина кода операции устройства соединена с информационным входом регистра кода операции блока управления , вход запуска устройства соединен с управляющим -входом регистра кода операции блока управления, установочным входом триггера блока управления и входом запуска ганератЬра импульсов блока управления, выход генератора импульсов блока управления соединен -с синхровходами первбго , второго и третьего регистров, г триггера блока управления и триггере блока анализа состояния, информационный выход регистра кода операции блока управления соединен с первым адресным входом одноразрядного узла с . памяти блока анализа состояния и Зправляющим входом коммутатора блока анализа состояния, информационные входы которого соединены с вы&9 ходами первого, второго и третьего сумматоров, выход одноразрядного эо узла памяти блока анализа состояния Э) соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния , выходы одноразрядного узла памяти и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния подключены к управляющим входам первого, второго , третьего, четвертого и пятого сумматоров, первьй выход узла буферной памяти блока анализа состояния соединен с адресной шиной устройства , которая подключена к управляющим входам первого и второго сдвигателей и блока памяти, второй вход

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕОРУБЛИН (19) (11)

Э(1) С 06,Р 7/544

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ (21) 2995853/18-24 (22) 26.06.80 (46) 23.12.84. Бюл. Ф 47 (72) В.В.Аристов (71) Институт электродинамики АН

Украинской CCP (53) 681.325(088.8) (56) 1. Авторское свидетельство СССР

М- 519717, кл. G 06 F 7/548, 1974.

2. Авторское свидетельство СССР

N - 1035604, кл. G 06 F 7/548, 06.06.80 (прототип) . (54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

ЭЛЕМЕНТАРНЫХ ФУНКЦИЙ, содержащее три регистра, четыре сдвигателя, пять сумматоров, блок памяти, блок управления и блок анализа состояния, причем первые информационные входы регистров соединены с информационной шиной устройства, выходы первого, второго и третьего сумматоров соединены с соответствующими выходами устройства и с вторыми информационными входами соответствующих ре. гистров, выходы первого, второго и третьего регистров соединены соответственно с информационными входами первого и второго сдвигателей и первым информационным входом треть-. его сумматора, первые информационные входы первого и второго сумматоров соединены с выходами четвертого и пятого сумматоров соответственно, второй информационный вход третьего сумматора подключен к выходу блока памяти, причем блок управления содержит генератор импульсов, регистр кода операции, триггер и элемент И-НЕ, блок анализа состояния содержит одноразрядный узел памяти, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, коммутатор, узел буферной памяти, триггер, при этом шина кода операции устройства соединена с информационным входом регистра кода операции блока управления, вход запуска устройства соединен с управляющим входом регистра кода операции блока управления, установочным входом триггера блока управления и входом запуска генератора импульсов блока управления, выход генератора импульсов блока управления соединен с синхровходами первбго, второго и третьего регистров, триггера блока управления и триггера 3 блока анализа состояния, информационный выход регистра кода операции блока управления соединен с первым адресным входом однораэрядйого узла памяти блока анализа состояния и управляющим входом коммутатора блока анализа состояния, информационные входы которого соединены с выходами первого, второго и третьего сумматоров, выход одноразрядного узла памяти блока анализа состояния соединен с первым входом элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния, выходы одноразрядного узла памяти и элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния подключены к управляющим входам первого, вто-рого, третьего, четвертого и пятого сумматоров, первый выход узла буферной памяти блока анализа состояния соединен с адресной шиной устройства, которая подключена к управляющим входам первого и второго сдвигателей и блока памяти, второй вход

113 элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния соединен с одним иэ разрядов информационного выхода регистра кода операции блока управле" ния, первый вход элемента И-НЕ блока управления соединен с инверсиым выхс|дом триггера блока управления, а выход элемента И-НЕ блока управления подключен к управляющим входам первого, второго и третьего регистров, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия вычисления, сумматоры выполне,ны в избыточной знакоразрядной системе счисления, в блок анализа состояния введены узел приоритета и шифратор, выходы третьего и четвертого сдвигателей соединены с вторыми информационными входами соответствен но первого и второго сумматоров, выходы которых соединены с информационными входами соответственно четвертого и третьего сдвигателей, управляющие входы которых подключены к адресной шине устройства, выходы первого и второго регистров.подключенв| к первым информационным входам соответственно четвертого и пятого сум0/61 маторов, вторые информационные входы которых соединены с выходами соответственно второго и первого сдвигателей, в блоке анализа состояния выход коммутатора соединен с входом узла приоритета, информационный выход которого подключен к входу шифратора, выход которого соединен с информационным входом узла буферной памяти, второй выход которого подключен квторому адресному входу одноразряд" ного узла памяти, управляющий выход .узла приоритета блока анализа состо- яния подключен к информационному входу триггера блока анализа состояния, синхровход которого соединен с тактовым входом одноразрядного узла памя ти блока анализа состояния, а выход соединен с информационным входом триггера блока управления и вторым входом элемента И-НЕ блока управления, второй вход элемента ИСКЛКИАКМЦЕЕ

ИЛИ блока анализа состояния соединен с адресной шиной устройства, дополнительный выход регистра кода операции блока управления подключен к стробирующему входу блока памя- ти.

I с

Изобретение относится к вычислительной технике и может быть исполь; зовано в цифровых моделирующих, управляющих и вычислительных системах как общего, так и специального назначения. 5

Известно устройство для вычисле-. ния элементарных функций, состоящее из трех регистров, четырех блоков. сдвига, блока памяти, семи сумматоров, четырех переключателей и блока 10 управления, выполненного в виде собственно блока управления и блока анализа состояния, причем коррекция деформации решения осуществляется .путем вычисления на дополнительных !5 сумматорах соответствующих поправок t.11.

Однако устройство .имеет ограниченное быстродействие, узкие функцио". нальные возможности и область при-. 20 менения за счет ограничения диапаэона изменения аргумента и невозможности непрерывного генерирования функций, в том числе с управляемым шагом.

Недостатки вызваны зависимостью коэффициента деформации решения от набора итераций, в результате чего этот набор задается фиксированным, поэтому вариации его, в зависимости от аргумента или режима функционирования, недопустимы.

Наиболее близким к изобретению является устройство для вычисления элементарных функций, содержащее пять регистров, два сдвигателя, пять сумматоров, два переключателя, два блока памяти, два счетчика и регистр кода операций, блок анализа знака, содержащий регистр, одноразрядный узел памяти и элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, блок нормализации, содержащий коммутатор, счетчик, четыре

1130861 триггера, узел памяти, элемент НЕ, схему сравнения и два элемента И-НЕ, блок управления, содержащий генератор импульсов, регистр, коммутатор, четыре элемента И-НЕ, два элемента

И, элемент НЕ и элемент задержки с соответствующими связями (23.

Недостатком устройства является невысокое быстродействие, связанное с большой задержкой, вносимой пол- !О норазрядными сумматорами, а также тем, что петля итерационного вычисления значения функции содержит последовательно соединенные два регистра и два сумматора. 15

Цель изобретения — повышение быстродействия вычисления.

Для достижения поставленной цели в устройстве для вычисления элементарных функций, содержащем три 20 регистра, четыре сдвигателя, пять сумматоров, блок памяти, блок управления и блок анализа состояния, причем первые информационные входы регистров соединены с информационной 25 шиной устройства, выходы первого, второго и третьего сумматоров соединены с соответствующими выходами устройства и с вторыми информационными входами соответствующих регист- З0 ров., выходы первого, второго и третьего регистров соединены соответственно с информационными входами первого и второго сдвигателей и первым информационным входом третьего сумма- тора, первые информационные входы первого и второго сумматоров соединены с выходами четвертого и пятого сумматоров соответственно, второй информационный вход третьего суммато- 40 ра подключен к выходу блока памяти, причем блок управления содержит генератор импульсов, регистр кода операций, триггер и элемент И-НЕ, блок анализа состояния содержит одноразрядный узел памяти, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ, коммутатор, узел буферной памяти, триггер, при этом шина кода операции устройства соединена с информационным входом регист- 50 ра кода операции блока управления, вход запуска устройства соединен с управляющим входом регистра кода операции блока управления, установочным входом триггера блока управ.— ления и входом запуска генератора импульсов блока управления, выход генератора импульсов блока управления соединен с синхровходами первого, второго и третьего регистров, триггера блока управления и триггера блока анализа состояния, информационный выход регистра кода опера ции блока управления соединен с первым адресным входом одноразрядного узла памяти блока анализа состояния и управляющим входом коммутатора блока анализа состояния, информационные входы которого соединены с выходом первого, второго и третьего суммато- ров, выход одноразрядного узла памя ти блока анализа состояния соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ блока анализа состояния, выходы одноразрядного узла памяти и элемен та ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния подключены к управляющим входам первого, второго, третьего, четвертого и пятого сумматоров, первый выход узла буферной памяти блока анализа состояния соединен с адресной шиной устройства, которая подключена к управляющим входам первого и второго сдвигателей и блока памяти, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния соединен с одним из разрядов информационного выхода регистра кода операции блока управления, первый вход элемента И-НЕ блока управления соединен с инверсным выходом триггера блока управления, а выход элемента И-НЕ блока управления подключен к управляющим входам первого, второго и третьего

I регистров, сумматоры выполнены в избыточной знакоразрядной системе счисления, в блок анализа состояния введены узел приоритета и шифратор, выходы третьего и четвертого сдвигателей соединены с вторыми информа" ционнычи входами соответственно первого и второго сумматоров, выходМ которых соединены с информационными входами соответственно четвертого и третьего сдвигателей, управляющие входы которых подключены к адресной шине устройства, выходы первого и второго регистров подключены к первым информационным входам соответственно четвертого и пятого сумматоров, вторые информационные входы которых соединены с выходами соответственно второго и первого сдвигателей, в блоке анализа состояния вы- . ход коммутатора соединен с входом узла приоритета, информационный выЭ 113086 ход которого подключен к входу шифратора, выход которого соединен с,ин.формационным входом узла буферной памяти, второй выход которого подключен к второму адресному входу одно- 5 разрядного узла памяти, управляющий выход узла приоритета блока анализа состояния подключен к информационному входу триггера блока анализа состояния, синхровход которого соединен с тактовым входом одноразрядного узла памяти блока анализа со- стояния, а выход соединен с инфор,мационным входом триггера блока управления и вторым входом элемента

15 И-НЕ блока управления, второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ блока анализа состояния соединен с адресной шиной устройства, дополнительный выход регистра кода операции блока управления подключен к стробирующему входу блока памяти.

Ф

На фиг.1 изображена блок-схема предлагаемого устройства для вычисления элементарных функций, на фиг.2блок-схема блока анализа состояния, на фиг.3 — - схема блока управления.

Устройство (фиг.1) содержит регистры 1-3, сдвигатели 4-7, суммато30 ры 8-12, блок 13 памяти, блок 14 управления и блок 15 анализа состояния. Первые информационные входы регистров 1-3 соединены с информационной шиной 16 устройства, выходы 35 сумматоров 8-10 соединены с выходами 17 устройства, а также с вторыми информационными входами соответственно регистров 1-3. Выходы регистров 1 и 2 соединены с информацион- 4О ными входами сдвигателей 4 и 5 соответственно. Выход регистра 3 подключен к первому информационному входу сумматора 10. Первые информационные входы сумматоров 8 и 9 сое- 45 динены с выходами сумматоров 11 и 12 соответственно. Второй информационный вход сумматора 10 подключен к выходу блока 13 памяти. Вторые информационные входы сумматоров 8 и 9 под-5О ключены к выходам сдвигателей 6 и 7 соответственно. Первые информационные входы сумматоров 11 и 12 соединены с выходами регистров 1 и 2 со- . ответственно. Вторые информационные 55 входы сумматоров 11 и 12 подключены к выходам сдвигателей 5 и 4 соответственно. Информационные входы сдвигателей 6 и 7 подключены к выходам сумматоров 9 и 8- соответственно.

Блок 15 анализа состояния (фиг.2) содержит одноразрядный узел 18 памяти, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 19, коммутатор .20, узел 21 приоритета, шифратор 22, узел 23 буферной памяти и триггер 24.

Блок l4 управления (фиг.3) содержит генератор 25 импульсов, регистр

26 кода операции, триггер 27 и эле- мент И-НЕ 28.

Шина 29 кода операции устройства соединена с информационным входом регистра 26. Вход 30 запуска устройства соединен с управляющим входом регистра 26, установочным входом триггера 27 и входом запуска генератора 25, выход 31 которого соединен с синхровходами регистров. 1—

3 и триггеров 24-27. Информационный выход 32 регистра 26 соединен с первым адресным входом узла 18 памяти и управляющим входом коммутатора 20, информационные входы которого соединены с выходами сумматоров 8-10 по шине 33. Выход узла 18 подключен к первому входу элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ 19 ° Выходы узла 18 и элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ 19 по шине 34 подключены к управляющим входам сумматоров 8-12. Первый выход узла 23 буферной памяти соединен с адресной шиной 35 устройства, которая подключена к управляющим входам сдвигателей 4-7 и блока 13. Второй вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19 соединен с одним из разрядов выхода 32 регистра 26. Первый вход элемента И-НЕ

28 подключен к инверсному выходу триггера 27. Выход 36 элемента И-HE

28 подключен к управляющим входам регистров 1-3.- Выход коммутатора 20 соединен с входом узла 21, информационный выход которого соединен с входом шифратора,22, выход которого соединен с информационным входом узла

23 буферной памяти, управляющий выход узла 21 подключен к информационному входу триггера 24, выход 37 которого соединен с информационным входом триггера 27. Разряд выхода 32 регистра 26, подключенный к второму входу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19, соединен с адресной шиной 35. Дополнительный выход 38 регистра 26 подключен к стробирующему входу блока 13 памяти. Второй выход узла 23

1130861 или откуда следует с

1+thã2 х =Х

С+1 С. С

1-th2 —

2 с Я .25 qth 2

+ у Ю

1-.Ь - -- (5) 10

cj f

1+th2 . 2

1 th МИ2 ным шагом по незаВ= +1 — знак итерации, формируемый блоком 15 анализа состояния на ши не 34.

55 соединен с вторым адресным входом узла 18, синхровход которого соединен с выходом 30 генератора 25.

Последовательность работы устройства состоит в задании в виде кодов . данных по информационной шине 16, кода операций и запускающего сигнала по шине 29 и входу 30 и съеме в виде кодов данных с регистров 1-3.

Работа устройства основывается на следующих рекуррентньм соотношениях

-l -L х„.+„=x„+q (; yi 2 +с1, у;1 2 у =у + „х. 2 + (х-„,„2

С с+1 -Кi ФЗс Сс (2) где х;,, у. ис(- - переменные, формируемые на выходах сумматоров 8-10 соответственно, и с(. — переменные, считываемые с регистров

1-3;

L — индекс итерации, на которой осуществляется интегрирование с машинвисимому аргументу

ЗО н;=г"" (3) и истинным шагом

С„ по независимому аргументу, равным

С

2АгМг 2 (4)

7ч=

Соотношения (1) — (4) точно, без 45 деформации 3> вектора решения, описывают процедуру получения наборов элементарных функций. Действительно из (3) и (4) следует

2 с

Н = — th -с Я = 2.2 ЬО

Yq 2 поэтому, подставляя в (1), получаем

„с+Ге

x =x. +(y +y ),q - — -—

Е1 с 1 %Ф

r»»

С

th у. =y. +(x +х ) — — — —

ii1 "i < с+ f Я с. (с,-Я

-y., q 5:th- -- =х +y pq

ii«+ gi 2 2 ф сЯ Е сс Я у. с th у +x СЬ + "1 Pq 2 с Я 2 с q

2 3с/1Га th "У- =к — -------, — +У.

С+1 С С Д

1, -Г

2 или для ф =-1 (тригонометрические функции) х;+1=к cos с; -ф.у sin c; =х cos((- Ci )у sin(g с); у. „=у„. cos с + @х sin ci=у cos(g

+х;sin(eсс;), и для ф =+1 (гиперболические функции) х +„= xtch(g;c;)+y зЬ(ф.с ), т. е. операции осуществляются точно без методической погрешности;

В исходном состоянии по входу

30 устройства поступает сигнал Р< низкого уровня, устанавливающий триггер

27 в исходное нулевое состояние;

При вычислении набора элементар.ных функций по информационной шине

16 подаются исходные данные У,, z и Т, а по шине 29 — код операций. Через некоторое время, определяемое параметрами элементов устройства, по выходу 30 подается сигнал Р1 высокого уровня, который пос гупает в блок 14 управления, разрешая занесение кода операции в регистр 26, а также запуская генератор 25. Из блока 15 в исходном состоянии и в начальных циклах работы устройства с вьмода

27 триггера 24 поступает сигнал Р высокого уровня, поэтому сигнал С0 (на выходе элемента И-НЕ 28) имеет низкий уровень. Поступая на управляющие входы регистров 1-3, этот сигнал подготавливает их к занесению информации с информационной шины 16.

Генератор 25 формирует на выходе 31 серию Z низкого уровня, которая поступает на синхровходы регистров 19 1130861

10 ,3. По положительному фронту (по окончании первого импульса серии о ) осуществляется занесение информации о и Т в регистры 1-3 с информа 1 ционной шины 16. Этим же фронтом триггер 21 переводится в единичное состояние, формируя сигнал Со высокого уровня, который, поступая на управляющие входы регистров 1-3, обеспечивает с приходом каждого поло«1О жительного фронта серии о занесение информации по входам регистров 1-3.

С выхода 38 регистра 26 снимается сигнал Сп, который, поступая на стробирующий вход блока 13, разрешает или запрещает считывание из него информации о константах с;, что необходимо для организации режима непрерывного генерирования функций с дискретно управляемым шагом.

Код операции с регистра 26 вмес. те с сигналом Р поступает в. блок

15, в котором в соответствии с кодом операции выбирается канал коммутатора 20. Кроме того, сигналы кода

25 операции являются частью адреса узла 18, а один иэ разрядов кода операцйи — q< кодирующий величину

q(q=-1, п„=1 для тригонометрических функций, .q=+1 q 0 для гиперболичес-ЗО ких и экспоненциальных функций), поступает на вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 19, с выхода которого выдает.ся сигнал на сумматоры 8 и 11 для управления знаком операции — сложе- 35 ние или вычитание. Кроме того, разряд g1C по шине 35 поступает на управ.ляющий вход блока 13 памяти в качест-1 ве части адреса для выбора типа кон - станты(4) . 40

С выходов коммутатора 20 на вход шифратора 22 через узел 21 поступают данные с выхода одного из суммато,ров 8-10 ° 1Пифратор 22 осуществляет 45 форми1 ование знака числа и адреса старшего единичного разряда. Так как каждый разряд сумматоров 8-10 для двоичного избыточного кодирования (1, О, 1) представлен в,виде двух разрядов (1=-1 - код 10, 0=0 — код

00, 1 +1 — код 01), то при подсо:единении этик кодов к шифратору 22 в порядке по приоритету, начиная со

;старших разрядов, выходной код его содержит младший разряд, фиксирующий. знак анализируемого числа, и старшие разряды, представляющие.код номера значащего разряда, т,е, двоичный порядок числа. Знак анализируемого числа поступает в узел 18 для формирования „, обеспечивая сходимость процессов вычислений в различных квадрантах пространства допустимых областей определения функций. Старшие разряды Н поступают на управляющие входы 4-7 и блока 13 памяти для задания соответственно кода сдвига, т.е. Н1 и адреса константы истинного;шага (4) .

В случае, когда анализируемое число равно "0", то на дополнительном выходе узла.21 формируется сигнал низкого уровня, который по се/\ рии 1.ц переписывается в триггер 24, с единичного выхода 37 которого формируется сигнал Р низкого уровня, поступающий-на вход триггера 27, который устанавливается в нулевое состояние.

Алгоритм работы устройства основывается на формировании блоком 15 значений и Н1 для каждой очередной итерации, перезапись текущей информации в регистры 1-3 и вычислении по соотношениям (1) и (2)

J с .анализом очередных параметров ф,. и Н до тех пор, пока не будет сформирован сигнал Р>. При этом считываются данные с регистров 1-3 и снимается сигнал Р, который низким уровнем устанавливает элементы устройства в исходное состояние.

Так как- соотношение (1) имеет неявный вид относительно искомых переменных х„,„и у.,„, то их прямая реализация в цифровых кодах с целью облегчения алгоритма функционирования и обеспечения устойчивости вычислений требует использования специальных способов кодирования избыточной знакоразрядной-системы счисления характеризующейся тем, что глубина распространения переноса при выполнении ряда операций имеет ограниченную длину 1.>. Если при замыкании обратных связей величины сдвигов кодов в сторону младших разрядов превышают эту величину 1Р, то для каждого разряда эквивалентная схема вычислений, несмотря на структурную замкнутость, оказывается разомкнутой, чем обеспечивается устойчивость вычислений.

Так как 1р =2 разряда, то для устройства величина индекса б итера3Q861 12 х=Е12 cos(T+ -);. у=+21Г2 sin(T+-);

x=Z(e sh Т); y=Z(e+T+ch Т);

t=atctg Ег /Zt, y=tfZt+Ег P=-Atcth Z„ /2г; х= /Егг-Е к др.; функциональное генерирование т

x=Z cos с. k; y=Z sin с. k;

x=Z ch, с k; y=Z sh с„- k; х=21 cos с; 1с-Е зиi с k;

yZ sin стk + Z cos стka

x=Z ch cñ 1+Е зЬ с

y=Z< sh ст k+Zàch ст 1с

+A

x=y=Ze

20 т — i sh с„k);

Ы. г

У=Е (е Р +ch с"„. k) и др., ходные данные, вводимые в начальном состоянии в регистры

1-3 соответственно ,с „

23 тгz 1.

ЗО где F, — тактовая частота серии ( блока 17 управления, причем в отличие от других известных алго- .35 ритмов, не зависит от разрядности, а следовательно, н точности вычислений, которая может быть любой.

Предлагаемое устройство в зависи- мости от кода операций позволяет од- 4О новременно формировать следующие основные наборы функций: операции сложения-вычитания

x=Z„+sign Т Е ; у=2 +sign Т 2„; операцию сдвига 45

x=Z; @=sign Т Z 2 i(L)=l,-log(Tt операцию нормализации числа

i=t.-log IZlj; х=Е*; y=Z* 21;

Функциональное преобразование

x=Z cos T; y=Z sin Т; x=Z ch Т; y=Z-sh Т; оз T-22sin T; y=Z sin Т+Е

x=Z1ch T+Z>sh T; У=Е1s T+2>ch Т; x=y=Z.е50 ции, с целью обеспечения устойчивости сумматоров 8 и 9, а также сдвигателей 6 и 7, должна быть не менееХр. . (6) причем начальный сдвиг осуществляется подключением входов сдвигателей

6 и 7 к вторым выходам сумматоров

9 и 8 соответственно.

Поскольку соотношения (1) — (4) описывают итерационные процедуры, не обладающие методической погрешностью (5), то кроме (6) нет иных ограничет ний последовательности шагов итерации (3), поэтому возможен, например, режим непрерывного генерирования функций с дискретно управляемым шагом. С этой целью один из разрядов кода операции (С/1) блокирует считывание констант (4) из блока 13 памяти, поэтому содержимое регистра 3 от итерации к итерации изменяться не будет, и при его анализе в блоки

25 анализа состояния формируются постоянные значения „и Н, зависящие от значения и знака операнда Т.

Для тригонометрических функций синуса и косинуса истинная генерируемая частота f определяется соотношением г=-atctg Z /ZZ x= Z +2

1 iy 11 2. г/=-АгЕЛ Е /Е y= Zã 2г.

3.g 2

Устройство, предназначенное для ускоренного вычисления указанных на . боров функций, является многофункциональным, реализующим макрокоманды в языке высокого уровня, имеет широкую область применения в качестве как центральных, так и проблемно-ориентированных процессоров микро- и миниЭВМ общего и специального применений, г в:том числе для решения задач спект рального анализа сигналов с помощью,.

БПФ, для .преобразования прямоуголь- ных координат в сферические и, наоборот, в системах управления движе-, нием и робототехнике, для вращения координат и векторов, для синтеза криволинейных поверхностей в станках с программным управлением и т. .

За счет использования сумматоров, выполненных в избыточной знакоразрядной системе счисления, а также за счет сокращения количества после-. довательно включенного оборудования: в петле итерационного вычисления в операционной части устройства повмпается быстродействие устройства.

1130861

1130861

3НКИПИ Заказ 9611/35 . Тираж 698 Подписное

Филиал ППП "Патеит", г.Ужгород, ул.Проектик, 4 о