Устройство для обмена информацией

 

УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ , содержащее анализатор командной информации, первый, второй и третий входы которого соединены соответственно с первым, вторым и третьим йходами устройства, четвертый вход которого соединен с четвертым входом анализатора командной информации и первыми входами анализатора состояний и трек формирователей сигналов управления обменом, первые выходы KOTOi bix через первый счетчик соединены с вторым входом анализатора состояний, с третьего по шестой входы которого соединены с пятого по восьмой входами устройства соответственно, первый выход анализатора состояний соединен с входом генератора импульсов, первый выход анализатора командной информации соединен с первым входом блока коммутации , второй и третий входы которого соединены с вторыми выходами второго и третьего формирователей сигналов управления обменом, первьй регистр, выход которого соединен с . четвертым входом блока коммутации и первым выходом устройства, второй выход которого является выходом блока коммутации, второй и третий выходы соответственно первого, второго и третьего формирователей сигналов управления обменом являются третьим, четвертым и пятым выходами устройства соответственно, девятый, десятый и одиннадцатый входы устройства соединены с вторыми входами соответственно первого, второго и . третьего формирователей сигналов управления обменом, блок адресации, отличающееся тем, что, с целью повышения надежности, в него введены два регистра, счетчик и дополнительные блоки адресации, причем первый выход анализатора ко (Л мандной информации соединен с входом с первого регистра, седьмым входом .анализатора состояний, первым входом второго счетчика, первыми входами блоков адресации и третьими входами формирователей сигналов управления обменом, второй выход анализатора $ командной информации соединен с о вторым входом второго счетчика и 70 через генератор импульсов - с чето вертыми входами формирователей сиг«аь налов управления обменом, вторыми входами блоков адресации и восьмьм входом анализатора состояний, второй выход которого является шестым выходом устройства, в третий выход соединен с входами первого счетчика и второго регистра и с первым входом третьего регистра, выход которого соединен с входом первого счетчика, пятым входом блока коммутации и через второй регистр - с шестым входом блока коммутации, вторые выходы пер

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (! 9) ((1) 4(5)) С 06 F 13/00

1 (ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABT0PCHGMY СВИДЕТЕЛЬСТВУ

„Я

ГОСУДАРСТВЕННЫЙ НОЦИТЕТ СССР

ГЮ ДЕЛАМ ИЭОБРЕТЕНИЙ И ОТНРЬ)ТИЙ (21) 3544235/24-24 (22) 12.01.83 (46) 28.02 ° 85. Бюл. N - 8 (72) В.Н.Гришина, А.И.Зайцев, В.B.Kîðíååâ и А.А.Константинов (53) 681.3(088,8) (56) 1. Авторское свидетельство СССР

Р 926645, кл. G 06 F 3/04, 1980.

2. Авторское свидетельство СССР

Ф 1048468, кл. С 06 F 3/04, 1982 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ОБМЕНА ИНФОРМАЦИЕЙ, содержащее анализатор командной информации, первый, второй и третий входы которого соединены соответственно с первым, вторым и третьим входами устройства, четвертый вход которого соединен с четвертым входом анализатора командной информации и первыми входами анализатора состояний и трех формирователей сигналов управления обменом, первые выходы которых через первый счетчик соединены с вторым входом анализатора состояний, с третьего по шестой входы которого соединены с пятого по восьмой входами устройства соответственно, первый выход анализатора состояний соединен с входом генератора импульсов, первый выход анализатора командной информации соединен с первым входом блока коммутации, второй и третий входы которого соединены с вторыми выходами второго и третьего формирователей сигналов управления обменом, первый регистр, выход которого соединен с четвертым входом блока коммутации и первым выходом устройства, второй выход которого является выходом блока коммутации, второй и третий выходы соответственно первого, второго и третьего формирователей сигналов управления. обменом являются третьим, четвертым и пятым выходами устройства соответственно, девятый, десятый и одиннадцатый входы устройства соединены с вторыми входами соответственно первого, второго и третьего формирователей сигналов управления обменом, блок адресации,. отличающееся тем, что, / с целью повышения надежности, в него введены два регистра, счетчик и дополнительные блоки адресации, причем первый выход анализатора командной информации соединен с входом первого регистра, седьмым входом .анализатора состояний, первым входом второго счетчика, первыми входами блоков адресации и третьими входами формирователей сигналов управления обменом, второй выход анализатора командной информации соединен с вторым входом второго счетчика и через генератор импульсов — с четвертыми входами формирователей сигналов управления обменом, вторыми входами блоков адресации и восьмым входом анализатора состояний, второй выход которого является шестым выходом устройства, в третий выход соединен с входами первого счетчика и второго регистра и с первым входом третьего регистра, выход которого соединен с входом первого счетчика, пятым входом блока коммутации и через второй регистр — с шестым входом блока коммутации, вторые выходы пер114 вого, второго и третьего формирователей сигналов управления обменом соединены соответственно с девятым, десятым и одиннадцатым входами анализатора состояний, четвертый выход которого соединен с седьмым выходом устройства и седьмым входом блока коммутации, восьмой вход которого соединен с вторым выходом первого формирователя сигналов управления обменом, выходы второго счетчика соединены соот. ветственно с восьмым выходом устройства, девятым входом блока.коммутации и пятым входом анализатора командной информации, шестой и седьмой входы которого соединены с вторыми выходами соответственно второго и третьего формирователей сигналов управления обменом, первый выход анализатора состояний соединен с пятыми входами формирователей сигналов управления обменом н с третьими входами блоков адресации, первые выходы которых соединены с десятым входом блока коммутации и вторым входом третьего регистра, другие входы которого соединены с вторыми выходами формирователей сигналов управления обменом, четвертые входы и вторые выходы блоков адресации соединены соответственно с двенадцатым входом и девятым выходом устройства, анализатор командной информации содержит три регистра, дешифратор, приоритетный узел, два элемента ИЛИ, шесть элементов И три элемента НЕ, причем первый и второй входы анализатора соединены соответственно с входами первого и второго элементов И и через третий и четвертый элементы И вЂ” с входами первого элемента ИЛИ, выход которого через соединенные последовательно первый регистр и дешифратор соединен с первым выходом анализатора, пятый вход которого через второй элемент

ИЛИ соединен с входом пятого элемента И, седьмой, шестой и четвертый входы анализатора через первый, вто-! рой н пятый элементы И соответственно соединены. с входами второго регистра, выходы которого через соединенные последовательно приоритетный узел и третий регистр соединены вторым выходом анализатора, входами третьего и четвертого элементов И и через соответствующие элементы НЕс входами шестого элемента И, через

2824 который третий вход анализатора соединен с входом первого регистра, первый формирователь сигналов управления обменом содержит два регистра, три триггера, два элемента ИЛИ,. шесть элементов И, элемент задержки, причем первый вход формирователя соединен с входами первого и второго элементов И, пятый вход формирователя соединен с входами третьего элемента И, первого регистра и первого элемента ИЛИ и через второй элемент

ИЛИ вЂ” с входами первого и второго триггеров и второго регистра, выход которого соединен с входами четверто. го и пятого элементов И, первого элемента ИЛИ и первого триггера, выходы которого непосредственно и через первый элемент.И соединены с входами третьего триггера, выход которого через соединенные последова- тельно элемент задержки и второй элемент И соединен с первым выходом формирователя, четвертый вход которого соединен с входом третьего элемента И и через шестой элемент И— с входом второго элемента ИЛИ, третий вход формирователя соединен с входами первого регистра, шестого элемента И, первого триггера и второ. го триггера, выходы которого,соединены с входами четвертого и пятого элементов И, выходы которых, первого и второго триггеров и второго регистра являются вторым выходом формирователя, второй вход которого является входом второго регистра, выходы первого регистра, первого и второго элементов ИЛИ и третьего элемента И являются третьим выходом формирователя, второй .и третий формирователи сигналов управления обменом содержат три регистра, два триггера, три элемента ИЛИ, десять элементов И, элемент НЕ, элемент задержки, причем первый вход формирователя через первый элемент И соединен с входом первого тригrера и входом второго элемента И, выход которого соединен с первым выходом формирователя и входом первого регистра, второй вход формирователя сое динен с входом третьего элемента И и через первый регистр с входами четвертого элемента И, десятого .элемента И и второго регистра, один из выходов которого через третий эле мент И соединен с входом первого 11 триггера, выход которого через элемент задержки соединен с входом второго элемента И, третий вход формирователя соединен с входами третьего регистра, восьмого, шестого и седьмого элементов И, второго регистра н через второй триггер — с входами десятого триггера и четвертого эле мента И, четвертый вход формирователя через восьмой и девятый элементы И, через пятый, шестой и седьмой элементы И соединены соответственно с входами первого, второго и третьего элементов ИЛИ, пятый вход формирователя соединен с входами третьего элемента ИЛИ и третьего регистра, второго триггера и через соответственно девятый и пятый элементы И вЂ” с входами первого и второго элементов ИЛИ и через элемент НЕ— с входом первого элемента И, выход третьего элемента ИЛИ соединен с входами первого и второго регистров, выходы которых, третьего, четвертого и десятого элементов И, второго триггера соединены с вторым выходом формирователя, третий выход которого соединен с выходами третьего регистра и первого элемента И и всех элементов ИЛИ, анализатор состояний содержит девять триггеров, пять элементов ИЛИ, четыре элемента И, элемент задержки, причем первый вход анализатора соединен с входом первого элемента И и через второй элемент

И вЂ” с входами третьего элемента И и первого триггера, выход которого через соединенные последовательно элемент задержки, третий элемент И, первый элемент ИЛИ и второй триггер соединен с входами третьего триггера и первого элемента И, выход кото. рого через четвертый триггер соединен с входами соответственно второго элемента ИЛИ и четвертого элемента И, третий вход анализатора через соединенные последовательно пятый триггер и второй элемент ИЛИ соединен с входами второго элемента И и

42824 шестого триггера, выход которого соединен с входом третьего элемента

ИЛИ и через соединенные последовательно четвертые элементы И и ИЛИ— с входами третьего и седьмого триггеров, четвертый вход анализатора соединен с входами первого элемента

ИЛИ и восьмого триггера, входы которого и шестого триггера соединены с восьмым входом анализатора, девятый, десятый и одиннадцатый входы анализатора соединены с входами первого элемента ИЛИ и через соединенные последовательно пятый элемент ИЛИ и девятый триггер соединены с входом седьмого триггера и вторым выходом анализатора, десятый и одиннадцатый входы которого соединены с входами первого, четвертого и пятого триггеров и через третий элемент ИЛИ вЂ” с входами второго и девятого триггеров, . второй, пятый и шестой входы анализатора соединены с входами первого элемента ИЛИ, выходы второго элементов ИЛИ, шестого и восьмого триггеров являются первым выходом анализатора, седьмой вход которого соединен с входом четвертого элемента

ИЛИ, выходы которого и третьего элемента ИЛИ являются третьим выходом анализатора, четвертый выход которого является выходами третьего и седьмого триггеров, каждый блок адре сации содержит два регистра, два элемента И, элемент ИЛИ, причем четвертый вход блока через первый регистр соединен с первым выходом блока, первый вход которого соединен с входом второго регистра и через первый элемент И вЂ” с входом элемента ИЛИ, второй вход блока соединен с входами первого и второго элементов И, третий вход блока соединен с входом элемента ИЛИ и через вторые регистр и элемент И вЂ” с вторым выходом блока, выход элемента ИЛИ соединен с входом первого регистра и вторым выходом блока.

1I42824

Изобретение относится к вычислительной технике и может быть исполь. зовано при создании ЦВМ повышенной надежности, имеющих возможность работы в вычислительных комплексах, состоящих из нескольких параллельно работающих ЦВМ.

Известно устройство для сопряжения, содержащее подканалы абонента, блок приоритета, блок синхронизации, регистр готовности программы, коммутатор информации, блок контроля по модулю, два регистра неисправности, три элемента ИЛИ, блок элементов ИЛИ, триггер неисправности передачи и регистр обмена, первые вход и выход которого являются соответственно первыми информационными входом и выходом устройства, блок управления обменом, первые вход и выход которого являются соответственно первыми управляющими входом и выходом устройства, а вторые вход и выход подключены соответственно к первым выходу и входу. блока синхронизации, второй и третий выходы которого соответственно подключены к первым входам подканалов абонента и управляющему входу блока приоритета, входы запросов и выходы разрешения которого соединены соответственно с первыми выходами и вторыми входами соответствующих подканалов абонента, третьи входы которых подключены к управляющим выходам регистра готовности программы, подключенного информационными входами и выходами соответственно к вторым выходу и входу регистра обмена, а управляющим входом — к четвертому 40 выходу блока .синхронизации, пятый выход которого соединен с третьим входом блока контроля по модулю, подключенного первым входом и выходом соответственно к третьим выходу и входу регистра обмена, а вторым входом — к третьему выходу блока управления, четвертый выход которого подключен к пятому входу регистра обмена, четвертые выход и вход которого соединены соответстI венно с информационными входом и вы-. ходом коммутатора информации, управ. ляющий вход которого подключен к шестому выходу блока синхронизации, а выходы и входы группы информационных входов и выходов и входы группы адресных входов соединены соответственно с четвертыми входами, вторыми и третьи-. ми выходами соответствующих подканалов абонентов, информационные входы и выходы и управляющие входы и выходы которых являются соответственно вторыми информационными входами и выходами устройства, а каждый подканал абонента содержит узел управления, регистр служебных сигналов, первые вход и выход которого соединены соответственно с первыми выходом и входом узла управления, а вторые выход и вход являются соответственно управляющими выходом и входом подканала, коммутатор типа передачи, первые вход и выход которого соединены соответственно с первым входом и выходом регистра обмена подканала, а вторые вход и выход являются соответственно информационными входом и выходом подканала, вторые вход и выход регистра обмена являются соответственно четвертым входом и вторым выходом подканала, элемент И, первый вход которого является третьим входом подканала, а выход соединен с вторым вхо- дом узла управления, третий и четвертый выходы которого соединены соответственно с третьими входами коммутатора типа передачи и регистра обмена подканала, а пятый выход — с третьим выходом подканала, триггер готовности, соединенный входом и выходом соответственно с шестым выходом узла управления и с первым выходом подканала, и элемент ИЛИ, входы которого являются соответственно первым и вторым входами подканала, а выход соединен с вторым входом элемента И (1) .

Недостатком известного устройства является то, что в нем не предусмотрена аппаратная реакция на выявленные сигналы неисправности и, в частности, отсутствуют аппаратные возможности исключения из состава устройства неисправных узлов устройства и подканалов обмена для предотвращения последствий сбоя .

Наиболее близким техническим решением к предлагаемому является устройство для обмена информацией, содержащее анализатор командной информации, первый — третий входы которого соединены соответственно с первым — третьим входами устройства, четвертый вход которorо соединен с

1!42824 четвертым входом анализатора командной информации и первыми входами анализатора состояний и трех формирователей сигналов управления обменом, первые выходы которых через первый счетчик соединены с вторым входом анализатора состояний, с третьего по шестой входы которого соединены с пятого по восьмой входами устройства соответственно, первый выход анали- 1О затора состояний соединен с входом генератора импульсов, первый выход анализатора командной информации соединен с первым входом блока коммутации, второй и третий входы которого соединены с вторыми выходами второго и третьего формирователей сигналов управления обменом, первый регистр, выход которого соединен с четвертым входом блока коммутации и первым выходом устройства, второй выход ко1 торого является выходом блока комму тации, второй и третий выходы соответственно первого — третьего формирователей сигналов управления обменомд являются третьим — пятым выходами устройства соответственно, девятый— одиннадцатый входы устройства соединены с вторыми входами соответственно первого — третьего формирователей сигналов управления обменом, блок адресации (2) .

Недостатком устройства является низкая достоверность обмена информацией ввиду отсутствия контроля передачи информации по каналам межмашин35 ного обмена, обмена параллельным и ,последовательным кодами и отсутствие аппаратных средств контроля отдельных блоков и устройства в целом;

Цель изобретения — повышение на-: дежности.

Поставленная цель достигается тем,, что в устройство для обмена информацией, содержащее анализатор ко- 45 мандной информации, первый, второй и третий входы когорого соединены соответственно с первым, вторым и третьим входами устройства, четвертый вход которого соединен с четвер- 50 тым вхоДом анализатора командной информации и первыми входами анализа. тора состояний и трех формирователей сигналов управления обменом, первые выходы которых через первый 55

1 счетчик соединены с вторым входом анализаторасостояний, с третьего по шестой входы которого соединены с пятого по восьмой входами устройства соответственно, первый выход анализатора состояний соединен с входом генератора импульсов первый выход анализатора командной информации соединен с первым входом блока коммутации, второй и третий входы которого соединены с вторыми выходами второго и третьего формирователей сигналов управления обменом, первый регистр, выход которого соединен с четвертым входом блока коммутации и первым выходом устройства, второй вы" ход которого является выходом блока коммутации, второй и третий выходы соответственно первого, второго и третьего формирователей сигналов управления обменом являются третьим, четвертым и пятым выходами устройства соответственно,. девятый, десятый и одиннадцатый входы устройства соединены с вторыми входами соответственно первого, второго и третьего формирователей сигналов управления обменом, блок адресации, введены два регистра, счетчик и дополнительные блоки адресации, причем первый выход анализатора командной информации соединен с входом первого регистра, седьмым входом анализатора состояний, первым входом второго счетчика, первыми входами блоков адресации и третьими входами формирователей сигналов управления обменом, второй выход анализатора командной информации соединен с вторым входом второго счетчика и через генератор импульсов с четвертыми входами формирователей сигналов управления обменом, вторыми входами блоков адресации и восьмым входом анализатора состояний, второй выход которого явI ляется шестым выходом устройства, а. третий выход соединен с входами первого счетчика и второго регистра и с первым входом третьего регистра, выход которого соединен с входом первого счетчика, пятым входом блока коммутации и через второй регистр— с шестым входом блока коммутации, вторые выходы первого, второго и третьего формирователей сигналов управления обменом соединены соответственно с девятым, десятым и одиннадцатым входами анализатора состояний, четвертый выход которого соединен с седьмым выходом устройства и седьмым входом блока коммутации, 1142824 восьмой вход которого соединен с вторым выходом первого формирователя сигналов управления обменом, выходы второго счетчика соединены соответственно с восьмым выходом устройства, девятым входом блока коммутации и пятым входом анализатора командной информации, шестой и седьмой входы которого соединены с вторыми выходами соответственно второго и lo третьего формирователей сигналов управления обменом, первый выход анализатора состояний соединен с пятыми входами формирователей сигналов управления обменом и с третьими 15 входами блоков адресации, первые выходы которых соединены с десятым входом блока коммутации и вторым входом третьего регистра, другие входы которого соединены с вторыми 2Î выходами формирователей сигналов управления обменом, четвертые входы и вторые вьжоды блоков адресации соединены соответственно с двенадцатым входом и девятым выходом уст- 25 ройства, что анализатор командной информации содержит три регистра, дешифратор, приоритетный узел, два элемента ИЛИ, шесть элементов И, три элемента НЕ, причем первый и второй ЗО входы анализатора соединены соответственно с входами первого и второго элементов И и через третий и четвертый элементы И вЂ” с входами первого элемента ИЛИ, выход которого через соединенные последовательно первый регистр и дешифратор соединен с первым выходом анализатора, пятый вход которого через второй элемент ИЛИ соедчнен с входом пятого элемента И, седьмой, шестой и четвертый входы анализатора через первый, второй и пятый элементы И соответственно соединены с входами второго регистра, выходы которого через соединенные последовательно приоритетный узел и третий регистр соединены с вторым выходом анализатора, входами третьего и четвертого элементов И и через соответствующие у элементы НŠ— с входами шестого элемента И, через который третий вход анализатора соединен с входом первого регистра, первый формирователь сигналов управления обменом со- 55 держит два регистра, три триггера, два элемента ИЛИ, шесть элементов И, элемент задержки, причем первый вход формирователя соединен с входами первого и второго элементов И, пятый вход формирователя соединен с входами третьего элемента И, первого регистра и первого элемента ИЛИ и через второй элемент ИЛИ вЂ” с входами первого и второго триггеров и второго регистра, выход которого соединен с входами четвертого и пятого элементов И, первого элемента ИЛИ и . первого триггера, выходы которого непосредственно и через первый элемент И соединены с входами третьего триггера, выход которого через соединенные последовательно элемент задержки и второй элемент И соединен с первым выходом формирователя, четвертый вход которого соединен с входом третьего элемента И и через шестой элемент И вЂ” с входом второго элемента ИЛИ, третий вход формирователя соединен с входами первого регистра, шестого элемента И, первого триггера и второго триггера, выходы которого соединены с входами четвертого и пятого элементов И, выходы которых, первого и второго триггеров и второго регистра являются вторым выходом формирователя, второй вход которого является входом второго регистра, выходы первого регистра, первого и второго элементов ИЛИ и третьего элемента И являются третьим выходом формирователя, второй и третий формирователи сигналов управления обменом содержат три регистра, два триггера, три элемента ИЛИ, десять элементов И, элемент НЕ, элемент задержки, причем первый вход формирователя через первый элемент

И соединен с входом первого триггера и входом второго элемента И, выход которого соединен с первым выходом формирователя и входом первого регистра, второй вход формирователя соединен с входом третьего элемента

И и через первый регистр с входами четвертого элемента И, десятого элемента И и второго регистра, один из выходов которого через третий элемент И соединен с входом первого триггера, выход которого через элемент задержки соединен с входом второго элемента И, третий вход формирователя соединен с входами третьего регистра, восьмого, шестого и седьмого элементов И, второго регистра и через второй триггер — входами десяI)42824 ра, десятый и одиннадцатый входы которого соединены с входами первого, четвертого и пятого триггеров и через третий элемент ИЛИ вЂ” с вхоS дами второго и девятого триггеров, второй, пятый и шестой входы акализатора соединены с входами первого. элемента ИЛИ, выходы второго элементов ИЛИ, шестого и восьмого тригО геров являются первым выходом анализатора, седьмой вход которого соединен с входом четвертого элемента ИЛИ, выходы которого и третьего элемента

ИЛИ являются третьим выходом анализатора, четвертый выход которого является выходами третьего и седьмого триггеров, каждый блок адресации содержит два регистра, два элемента И, элемент ИЛИ, причем четвертый вход блока через первый регистр соединен с первым выходом блока, первый вход которого соединен с входом второго регистра и через первый элемент И вЂ” с входом элемента ИЛИ, второй вход блока соединен с входами первого и второго элементов И, третий вход блока соединен с входом элемента ИЛИ и через вторые регистр и элемент И - с вторым выходом блока, выход элемента ИЛИ соединен с входом первого регистра и вторым выходом блока.

На фиг.1 представлена блок-схема устройства для обмена информацией; на фиг.2 — функциональная схема анализатора командной информации, на фиг.3 — функциональная схема анализатора состояний, на фиг.4 функциональная схема второго и третьего формирователей сигналов управления обменом, на фиг.5 — функциональная схема первого формирователя сигналов управления обменом, на фиг.6 функциональная схема- блока адресации.

Устройство (фиг.!) включает анализатор 1 командной информации, генератор 2 импульсов, первый регистр 3, второй счетчик 4, первый счетчик 5, первый формирователь 6 сигналов управления обменом, анализатор 7 состояний, два идентичных формирователя 8 и 9 сигналов управления обменом, второй регистр 10, третий регистр 11, блок 12 коммутатора и группу 13 -13

Il блоков адресации. того триггера и четвертого элемента

И, четвертый вход формирователя через восьмой и девятый элементы И, через пятый, шестой и седьмой элементы И соединены соответственно с входами первого, второго и третьего элементов ИЛИ, пятый вход формирователя соединен с входами третьего элемента ИЛИ и третьего регистра, второго триггера и через соответственно девятый и пятый элементы И вЂ” с входами первого и второго элементбв ИЛИ, и через элемент НŠ— с входом первого элемента И, выход третьего элемента

ИЛИ соединен с входами первого и вто- IS рого регистров, выходы которых, третьего, четвертого и десятого элементов И, второго триггера соединены с вторым выходом формирователя, третий выход которого соединен с вы- 20 ходами третьего регистра и первого элемента И и всех элементов ИЛИ, анализатор состояний содержит девять триггеров, пять элементов ИЛИ, четыре жлемента И, элемент задержки, 25 причем первый вход анализатора соединен с входом первого элемента И и через второй элемент И вЂ” с входами третьего элемента И и первого триггера, выход которого через соединен- щ ные последовательно элемент задержки, третий элемент И, первый элемент ИЛИ и второй триггер соединен с входами третьего триггера и первого элемента И, выход которого через чет-З5 вертый триггер соединен с входами соответственно второго элемента ИЛИ и четвертого элемента И, третий вход анализатора через соединенные последовательно пятый триггер и второй 4р элемент ИЛИ соединен с входами второго элемента И и шестого триггера, выход которого соединен с входом третьего элемента ИЛИ и через соединенные последовательно четвертые элементы И и ИЛИ вЂ” с входами третьего и седьмого триггеров, четвертый вход анализатора соединен с входами первого элемента ИЛИ и восьмого триггера, входы которого и шестого 50 триггера соединены с восьмым входом анализатора, девятый, десятый и одиннадцатый входы анализатора соединены с входами первого элемента

ИЛИ и через соединенные последова- S5 тельно пятый элемент ИЛИ и девятый триггер соединены с входом седьмого триггера и вторым выходом анализатоАнализатор 1 командной информации (фиг.2) содержит регистры 14, 15, приоритетный узел 16, шесть элементов

ll42824

И 17-22, два элемента ИЛИ 23, 24, три элемента НЕ 25-27, регистр 28, дешифратор 29 °

Анализатор состояний (фиг.3) содержит пять элементов ИЛИ 30-34, девять триггеров 35-43, четыре элемента И 44-47 и элемент задержки 48.

Второй и третий формирователи 8 и 9 сигналов управления обменом (фиг.4) содержат три регистра 49-51, 10 два триггера 52, 53, три элемента

ИЛИ 54-56, десять элементов И 57-66, элемент задержки 67 и элемент HE 68.

Первый формирователь 6 сигналов управления обменом (фиг.5) содержит два регистра 69, 70, три триггера 7173, элемент И 74, элемент ИЛИ 75, пять элементов И 76-80, элемент задержки 81 и элемент ИЛИ.82, Блок (13 -13ц) адресации (фиг. 6) содержит два регистра 83, 84, два элемента И 85, 86 и элемент ИЛИ 87.

Устройство работает следующим образом.

Устройство должно обеспечить управление и контроль ЦВМ, имеющей в составе два процессора (ОП и 1П), процессор обмена (ПО), группу устройств памяти (ПАМ -ПАМ „).

Одной из основных задач предлага30 емого устройства является управление реакцией на сигналы аппаратного контроля (САК) устройств ЦВМ. Возможны два варианта реакции. Первый предло лагает аппаратурную изоляцию активно З5 го абонента (ОП, 1П, ПО) от остальных устройств для предотвращения рас- пространения последствий неисправности и формирование сигналов прерывания процессоров. Для использования первого варианта необходима работоспособность операционной системы (ОС), в тех же случаях, когда это требование не выполняется, восстановление ЦВМ начинается с аппаратной инициализации перезагрузки ОС с внешних запоминающих устройств (магнитных дисков) . Для текущих программ, выполняемых активными абонентами, вводится признак ОС, фиксируемый на триггерах 53 второго и третьего формирователей 8 и 9 сигналов управления обменом и триггера 71 первого формирователя 6 сигналов управления обменом. Нулевое значение признака указывает на то, что программа не затрагивает программный код и данные

ОС, и следовательно, САК данного або нента не приведет к потере работоспособности ОС. Наоборот при единич ном состоянии признака САК активных абонентов сформированные " учетом

САК работавшей с ними памяти с выходов второго и третьего формирователей 8 и 9 сигналов управления обменом и первого формирователя 6 сигналов управления обменом поступают в анализатор 7 состояний на второй, четвертый и пятый входы элемента ИЛИ

32, если они сформированы при единичном значении признака ОС соответствующих активных абонентов, или в противном случае на входы элемента ИЛИ

33, выходной сигнал которого устанавливает триггер 42 в единичное состояние, которое в виде сигнала прерьвания поступает в оба процессора

ЦВМ и, кроме того, переводит в единичное состояние триггер 43, выходной сигнал которого по .выходным шинам устройства поступает на панель индикации пульта управления (ПУ) ЦВМ и в устройство управления вычислительным комплексом, которое отключает неисправную ЦВМ. Информация, уточ. няющая устройство источник САК, фиксируется в третьем регистре 11, с выхода которого йереписывается на второй регистр 10.

При срабатывании элемента ИЛИ 32 сигналом с его выхода устанавливается в единичное состояние триггер 40 и затем триггер 41, выходной сигнал которого по выходным шинам устрбйства поступает на панель индикации ПУ

ЦВМ и в устройство управления вычислительным комплексом. Для устранения данного типа неисправности требуется выполнить перегрузку операционной системы, которая начинается этапом аппаратной начальной загрузки програм мы. При единичном состоянии триггера 40 с приходом внешнего периодического сигнала по шине четвертого входа устройства на вход анализатора

7 состояний срабатьвает элемент И 44, устанавливая триггер 36 признака аппаратной загрузки программ. Привязка моментов инициализации аппаратной загрузки программ к периоду следования некоторого сигнала, но-первых, позволяет корректным образом организовать работу канала процессора обмена с ВУ типа магнитных дисков и, во-вторых, определенное время между попытками восстановления ик н ляет

1142824

l2 их состояние формирует управляющие сигналы реакции на неисправность

Э тогда как триггеры 41, 43 и второй регистр TO образуют индикационный

5 уровень, т.е. их состояние лишь информирует оператора ЦВМ и устройство управления вычислительным комплексом о факте фиксации неисправности данного типа и может не сбра0 сываться до тех пор, пока программноаппаратными средствами не будет принято решение об устранении сбоя и . переходе ЦВМ к продолжению работ, прерванных аппаратной неисправ5 ностью.

Аналогично выполняется этап начальной загрузки программ при инициализации его сигналами с ПЦ ЦВМ ! или дистанционного ПУ вычислительного

20 комплекса, поступающими по шинам шестого входа. устройства и первого входа анализатора 7 состояний на установку триггера 35, с выхода которого через элемент HJ|H 30 устанавливается триггер 37. Отличия состоят в том, что на этапе начальной установки обнуляются не только триггеры 40, 42 и третий регистр 11 сигналом с выхода элемента ИЛИ 31 и ши" не третьего выхода анализатора

У но и второй регистр !0 и триггеры

41 43 индикационного уровня сигналом элемента И 47, второй вход которого открывается единичным состоянием инверсного выхода триггера 36, и элемента ИЛИ 34 и шине третьего выхода анализатора. повысить достоверность итерпретации сбоев и отказов аппаратуры. Аппарат ная загрузка программ начинается с приведения в исходное состояние устройства ЦВМ, для чего через элемент

ИЛИ 30 устанавливается триггер 37, с выхода которого сигнал начальной установки по шине первого выхода анализатора 7 состояний раздается на второй и третий формирователи 8 и 9 сиг-1 налов управления обменом, первый формирователь 6 сигналов управления обменом, группу блоков 131-13 адресации; и запускается генератор 2 импульсов сигналов с выхода элемента.

ИЛИ 30. В конце цикла начальной установки с выхода элемента И 74 тактовым импульсом (четвертый вход первого формирователя 6) по шине третьего вьмода первого формирователя 6 сигналов управления обменом и далее по шине третьего выхода устройства в процессор обмена выдается сигнал запуска на начальную загрузку программ. В анализатор состояний 7 25 последним тактовым импульсом (шина восьмого входа анализатора) сбрасывается триггер 37 ° Процессор обмена в случае успешного завершения считывания массива данных в оперативную щ память выдает сигнал завершения, поступающий по шине шестого входа устройства и через первый вход анализатора 7 на установку в единичное состояние триггера 38 признака на35 чального пуска, выход которого по шине первого выхода анализатора 7 поступает на пятые входы второго и третьего формирователей 8 и 9 для формирования по тактовому импульсу 40 (четвертый вход формирователей 8 и 9) сигналов запуска процессоров через элементы И 6О, ИЛИ 55, шину третьего выхода формирователей 8 и 9 и далее по шинам четвертого и пято- 4g го выходов устройства на выполнение программ, начиная с некоторого фиксированного адреса начального пуска, что обеспечивается соответствующей комбинацией сигналов на шинах 30 четвертого и пятого выходов устройства. Генератор 2 импульсов для формирования временной диаграммы цикла пуска процессоров запускается сигналом с выхода триггера 38 по шине 55 первого выхода анализатора 7. Триггеры 40, 42 и третий регистр 11 образуют исполнительный уровень, т.е.

Контроль выполнения начальной загрузки программ (НЗП) выполняется схемой, состоящей из элементов

И 45, 46, триггера 39 и элемента задержки 48. При единичном состоянии триггера 35 или 36 сигнал с выхода элемента ИЛИ 30 открывает второй вход элемента И 45 и пропускает внешний периодический сигнал (ВПС) с шины четвертого входа устройства через первый вход анализатора, 7 состояний и элемент И 45 на установку в единичное состояние триггера 39 по его третьему i входу. Если к приходу следующего ВПС триггеры 35, 36 и 39 не будут переведены в нулевое состояние, то с выхода элемента И 46 второй вход которого в этот момент открыт единичным состоянием триггера

39 с элемента задержки 48, выдается сигнал, поступающий на восьмой

14

1142824

13 вход элемента ИЛИ 32, выход которого устанавливает триггер 40, управляющий повторением этапа начальной загрузки программ. Величина задержки элемента 48 выбирается больше 5 длительности ВПС, что исключает срабатывание элемента И 46, при прохождении первого ВПС через элемент

И 45. При нормальном выполнении этапа НЗП процессор обмена должен 10 загрузить программу в оперативную память и процессоры, начав выполнение этой программы, должны эа время меньшее периода следования ВПС выдать сигналы, которые через десятый !5 и одиннадцатый входы анализатора 7 состояний поступают на третий и четвертый входы триггера 35 и первые и вторые входы триггеров 36 и 39 и переводят из в нулевое состояние, 20 тем самым прекращая аппаратный временный контроль этапа НЗП, позволяющий контролировать как.работоснособность аппаратуры, так и правильность выполнения программы. 25

Для обеспечения программного доступа к регистрам и отдельным триггерам устройство принимает от каждого процессора командное слово, содержащее код операции и информа- щ ционную часть, сопровождение сигналом запроса (по шинам первого и второго входов устройства на первый и .второй входы анализатора 1 командной инФормации). Для исключения кон- З фликтных сит аций при одновременном обращении двух процессов к устройству предназначена схема очереди, содержащая регистр 14 фиксации запросов, приоритетный узел 16 и ре- 4р гистр 15 исполнительного уровня.

Кроме запросов процессоров на схему очереди поступает и"внешний периодический сигнал (ВПС) (по шине четвертого входа устройства и четвертого входа анализатора 1 командной информации), по которому производится модификация текущего значения счетчиков 4. Это сделано для исключения неопределенности при 50 считывании процессором текущего значения счетчика 4 в момент модификации этого же значения пришедшим

ВПС, так как эти события асинхронные и независимые.

Командные слова через первые входы элементов И 17 или И 18 в зависимости от состояния первого и второго выходов регистра 15 через элемент ИЛИ 24 поступают на первый регистр 28 и далее на дешифратор 29, выходы которого по шинам первого выхода анализатора 1 командной информации управляют приемом содержимого информационной части командного слова в соответствующий регистр при задании в коде операции записи или выдачей данных с соответствующего регистра на блок 12 коммутатора при задании и коде операции считывания, Сигналы запросов, сопровождающие командные слова процессоров, через первие входы элементов И 20 или И 21 при наличии на вторых входах этих элементов разрешающих сигналов с первых выходов регистров 50 второго и третьего формирователей 8 и 9 сигналов управления обменом (входы два и три анализатора 1) поступают на второй регистр 14, выходы которого являются входами приоритетного узла 16, реализованного на элементах И, НЕ и обеспечивающего на своих выходах появление только одного из одновременно пришедших запросов, который и фиксируется на третьем регистре 15 исполнительного уровня, сигналами с, выхода которого по шинам второго выхода анализатора 1 производится запуск генератора 2 импульсов.

На третий вход второго регистра

14 принимается ВПС модификации текущего состояния счетчиков 4, используемых для задания интервалов времени каждому процессору, в частности, в программах ОС, обрабатывающих прерывания по сигналам аппаратного контроля для разделения сбоев и отказов оборудования по временному критерию. Засылка начального значения счетчиков обеспечивается при выполнении команды-типа Записать" процессором, признак которой с вихода дешифратора 29 поступает на первый вход счетчика 4, при этом информационная часть команды заносится в счетчик. Одновременно с этим в счетчике

4 устанавливается признаки значимости, сигнализирующие по шинам второго выхода счетчика 4 о наличии информации в счетчике соответствующего процессора. Занятие схемы очереди

ВПС выполняется только при наличии информации хотя бы в счетчике одного процессора, что обеспечивается элеl5

1142824 l6 и 9 с триггеров 3 7 и 38, так и программно по сигналам дешифратора 29 (шины третьего входа формирователей

8 и 9), а устанавливаемый при этом

5 режим задается значениями разрядов информационной части команды.

I ментом ИЛИ 23, входами которого явля ются шины первого входа анализатора

1, а на выходе формируется разрешающий сигнал Лля прохождения на схему очереди ВПС через элемент И 22. При этом по каждому ВПС производится вычитание "1" из текущего значения счетчиков процессоров сигналом с

Выходные сигналы регистра 50 обес.

Третьего выхода регистра 15, поступечивают возможность раздельного паю в счетчик 4 через его второй 10 У РавлениЯ достУпом пРоцессоРа: к вход. При исчерпании интервала вреоперативной памяти — этот признак мени, заданного значением счетчика с третьего выхода регистра 50 по процессора, на первом в оде счетчи- шине второго выхода формирователей ка 4 поя яется сигнал, по, ине вось. и Далее по шинам четвеРтого

8и9 мого выхода устройства выдаваемый !5 " и""О в" ОДОВ УСТРойства постУпав соответствующий процессор, кроме . в коммутатор ЦВМ, где нулевым того, этим же сиги ом сбрасывается своим значением блокиРУет пРием запризнак значимости, относящийся к просов данного процессора к устройсчетчику данного процессора. ствам памяти, тем самым исключая

Д я Обеспечения Оперативчой ин- 20 можность изменения содержимого, формационной связи с устройством оперативной памяти программой данного процессора, к процессору обмена — этот признак с второго выходы цВМ, a np aFaeMoe устройст- регистра 50 поступает по шинам

Лен пеРВ регистр 3, ВыхоД Я5 т Р о О тО О В ДО У Р ства в процессор обмена, где нулеязан с УУВ1(Структура вь своим значением блокиРУе ПРиеи ере аваемьи через этот регистр дан- запросов данного процессора к процессору обмена, тем самым исключая возствами Засылка данных в регистр 3

„„., обеспечивается при выполнении любым программами данного процессора, к процессором IjBM команды типа "Запи- самому УстРойствУ УпРавлениЯ и консать", признак которой с выхода тРолЯ вЂ” этот пРизнак с пеРвого выдешифратора 29 поступает на вход хода регистра 50 поступает в аналипервого регистра 3 и при этом в не- затор 1 командной информации где го записывается информационная часть нулевым своим состоянием блокирует

35 команды. прием команд данного процессора и

С ц ью обеспечения програ ного на пеРвый вход элемента И 64, УпРавтестирования аппаратуры устройств, ляющего приемом программно формирувходящих в состав ЦВМ для каждого

У 40 емых процессором приказов исключая

t из устройств введена возможность тем самым воэможность управления устфунк О ОВяния В двух различных ре РОистВОм сО стОРОны ДаннОгО ПРОЦес

Работа и "TecT, причем в сора. Установка разрядов регистра режиме "Teer" обеспечивается програи. 50 еДиничное состоЯние пРоизвоДитмная проверка и схем контроля что . ся сигналом начальной установки

45 повь шает достоверность их дальней- данного процессора с выхода элемента шего функционирования. Режим Работы ИЛИ 56 по пеРвому его входу сигна, устройства цВМ задается формировате- ом триггера 37 (шина пЯтого входа лями 6, 8, 9 сигналов управления об- формирователей 8 или 9) или по вто меном и волоками 13 13 адресации. . РомУ его вхоДУ сигналом элемента И и S0 61, открываемого выходом дешифратора

Режим абот

Р ы с первого и второго 29 (шина третьего входа формировавыхода регис а 49 в тр, ыдаваемые в про- телеи 8 или 9) по тактовому импульце ссоры йо шинам т ретьего выхода су генератора 2 (шина четвертого второго и третьего формирователя 8 входа формирователей 8 и 9), в нулеи 9 и далее по шинам .че твертого и

55 все состояние — обобщенным сигналом пятого выхо ов с о" д У тр йства, могут быть аппаратного контроля процессора с сформированы как аппаратно сигналами выхода регистра 51, а программное шин пятого входа формирователей 8 управление регистром 50 осуществляет17

1142824 ся сигналами дешифратора 29 (шины третьего входа формирователей 8 и 9), при этом записываемые значения разрядов регйстра определяются информационной частью команды. 5

Сигналы аппаратного контроля процессора поступают по шинам десятого и одиннадцатого входов устройства и далее по шинам второго входа формирователей 8 или 9 на регистр

51, с выхода которого обобщенный сигнал по шине второго выхода формирователя 8 или 9 поступает на третий регистр 11 и в зависимости от состояния триггера 52 признака OC через элементы И 62 или И 63 формирует сигнал на шинах второго выхода формирователя в анализатор 7 состояний. При единичном состоянии триггера

53 срабатывает элемент И 61, при ну.-..2О левом состоянии — элемент И 63, второй вход которого открывается инверсным выходом триггера 53. Установка триггера 53 в единичное состояние выполняется сигналом триггера 37 на этапе начальной установки устройства

ЦВИ, а программное управление осуществляется сигналами выходов дешифратора 29 (шины третьего входа формиро вателя 8 или 9), причем устанавлива- 30 емое состояние триггера 53 определяется значением информационной части команды.

В формирователях 8.и 9 формируются и выдаются в процессоры по шинам 35 третьего выход: а формирователя с выходов элементов ИЛИ, 54-56 три управляющих сигнала, комбинация ко орых позволяет осуществить внешнее управление запуском процессора на выполнение программ, начиная с трех различных фиксированных адресов, Первый из этих сигналоь выполняет начальную установку схем процессора и формируется по первому входу элемента ИЛИ 56 при единичном состоянии триггера 37 (шина пятого входа формирователя) или по второму входу элемента ИЛИ 56 при программной начальной установке, задаваемой выходом элемента И 61, срабатывающего от сиг- налов дешифратора 29 (шина третьего входа формирователя) в момент поступления на его первый вход тактового импульса по шине четвертого входа формирователя. Второй управляющий сигнал с элемента ИЛИ 54 формируется по первому его входу через элемент

И 58 сигналом триггера 38 (шина пятого входа формирователя) в момент тактового импульса или по второму входу элемента ИЛИ 54 выходом элемента И 57, первый вход которого шиной третьего входа формирователя подключен к выходу дешифратора 29, а второй вход шиной четвертого входа формирователя соединен с генератором 2 импульсов. Третий управляющий сигнал выполняет соответственно пуск процессора и формируется по второму входу элемента ИЛИ 55 через элемента

И 60 выходом триггера 38 в момент тактового импульса генератора 2 или по первому входу элемента ИЛИ 55 через элемент И 59 выходом дешифратора

29 в момент тактового импульса генератора 2. При этом обеспечивается возможность как аппаратного формирования комбинации указанных трех управляющих сигналов, так и программного при выполнении предлагаемым устройством команд, поступающих от какого-либо процессооа.

Одна из составляющих сигнала аппаратного контроля процессоров формируется в формирователях 8 и 9 на выходе элемента И 65 схемой, включающей, кроме того, элемент И 66, триггер

52, элемент задержки 67 и элемент

НЕ 68. Данная схема контролирует реакцию процессора на внешний периодический сигнал (ВПС) логического прерывания, причем время реакции должно быть не более периода следования этого сигнала. Схема работает следующим образом. ВПС, поступающий в устройство по шине чЕтвертого входа на первые входы формирователей

8 и 9 через элемент И 66, устанавливает в единичное состояние триггер 52,и выдается в виде сигнала прерывания в процессор по шине третьего выхода формирователя и далее по шинам четвертого и пятого выходов устройства. Если к моменту прихода следующего ВПС процессор не выполнил обработку прерывания по предыдущему сигналу, признаком чего является сигнал на шине второ-, го входа формирователя, поступающий от процессоров по шинам десятого и одиннадцатого входов устройства и обнуляющий через элемент И 64 триггер 52 по его второму входу, то появляется сигнал на выходе элемента И 65, первый вход которого в

19

1142824

20 этот момент открыт сигналом с выхо- да элемента И 66, а второй — единичным состоянием выхода триггера 52

t поступающим через элемент задержки

67. Величина задержки элемента 67 5 выбрана большей длительности ВПС, что не позволяет сработать элементу И 65 по приходу первого ВПС. Кроме

-.фиксации в регистре 51, этот сигнал аппаратного контроля поступает через первый выход формирователя на третий или четвертый входы первого счетчика 5, увеличивая на единицу его показания. Работа данной схемы блокируется на этапе начальной загрузки программ, признак которого с элемента ИЛИ 30 по шине пятого входа формирователя поступает на элемент НЕ 68 и закрывает второй вход элемента И 66, прекращая прием

ВПС. Необходимо отметить, что данная схема позволяет контролировать как работоспособность аппаратуры, так и программы, выполняемых процес,сорами..

Режимы работы процессора обмена на первом и втором выходах регистра

69 могут быть сформированы как аппаратно сигналами по шинам пятого входа формирователя 6 сигналов управ- ЗО ления обменом с триггеров 37 и 38, так и программно по сигналам дешифратора 29 (шины третьего входаформирователя 61, причем в этом случае устанавливаемый режим задается значения- Э5 ми разрядов информационной части команды.

Регистр 70 управляет доступом процессора обмена к оперативной памяти — этот признак по шине второго 4 выхода формирователя 6 и далее по шина третьего выхода устройства поступает в коммутатор ЦВИ, где нулевым своим значением блокирует прием запросов процессора обмена к устрой- 4> ствам оперативной памяти, тем самым исключая возможность модификации ее содержимого программами ввода-вывода. Установка регистра 70 в единичное состояние производится сигна- >О лом начальной установки процессора обмена с выхода элемента ИЛИ 82, на первый вход которого поступает сигнал с триггера 37, а второй вход обеспечивает программное формирование этого сигнала выходами дешифратора 29 (шина третьего входа формирователя 6) в момент тактового импульса генератора 2 (шина четвертого входа формирователя 6) через элемент И 76. Кроме того, сигнал начальной установки процессора обмена обеспечивает установку в единичное состояние триггера 71 признака ОС по второму его входу, сброс регистра

70 по первому его входу и по шине третьего выхода формирователя 6 и . далее по шине третьего выхода устройства выдается в процессор обмена для приведения его схем в исходное состояние. Программное управление состоянием регистра 70 обеспечивается сигналом, поступающим на первый его вход с дешифратора 29, при этом устанавливаемое значение задается значением разрядов информационной части команды. Программное управление состоянием триггера 71 обеспечивается сигналом, поступающим на пер-. вый его вход с выхода дешифратора 29, при этом устанавливаемое значение задается значением разряда информационной части команды.

Сигналы аппаратного контроля процессора обмена по шинам девятого входа устройства и шинам второго входа формирователя 6 поступают на группу входов регистра 70, с выхода которого обобщенный сигнал по шине второ- . го выхода формирователя 6 поступает на второй вход третьего регистра 11, и, кроме того, в самом формирователе 6: на входы элементов И 79, 80, с выходов которых формируются сигналы аппаратного контроля с учетом признака ОС процесса обмена (триггер 71), при единичном состоянии триггера 71 срабатывает элемент И 79, при нулевом состоянии — элемент И 80, открываемый единичным состоянием инверсного выхода триггера 71, сигналы с выходов элементов И 79, 80 по шинам второго выхода формирователя 6 поступают через девятый вход в анализатор 7 состояний на элементы ИЛИ

32 и 33, на третий вход регистра 70 и переводит его в нулевое состояние тем самым изолируя процессор обмена от оперативной памяти, на элемент

ИЛИ 75, по выходному сигналу которого процессор обмена разрывает логическую связь с подключенными к нему в данный момент внешними устройствами.

Для процессора обмена формируется временной сигнал аппаратного контро22

1142824

/ ля, фиксирующий время, в течение которого процессор обмена отключен от оперативной памяти, признаком чего является нулевое состояние регистра 70. После установки в нулевое со- 5 стояние регистра 70 первый пришедший временной сигнал по первому входу формирователя 6 через второй вход элемента И 77 устанавливает триггер 73, так как второй вход элемента И 77 в этот момент открыт единичным состоянием инверсного выхода регистра 70, Если к приходу следующего временного сигнала триггер 73 не обнулен единичным состоянием регист- 15 ра,70, то временной сигнал через элемент И 78 вьдает сигнал аппаратного контроля. Сигнал с выхода элемента

И 78 через первый выход формирователя 6 поступает на пятый вход перво- 20 го счетчика 5, увеличивая на единицу его показания. Тем самым обеспечивается контроль программной реакции на сигнал аппаратного контроля процессора обмена и соответственно работоспособность операционной системы, так как программы обработки curl налов аппаратного контроля являются ее составной частью. Соответственно каждый последующий временной сигнал зп при единичном состоянии триггера 73 увеличивает показания счетчика 5, :при переполнении сигналом с его выхода через второй вход анализатора 7 состояний, элемент ИЛИ 32 установит триггер 40, управляющий аппаратной перегрузкой операционной системы.

Сигналы аппаратного контроля (CAK) устройств памяти поступают на шины двенадцатого входа устройства 4О и шины четвертого входа соответствующего блока 13 -13> адресации на вход регистра 84, с выхода которого обобщенный сигнал через первый выход блока 13 поступает в третий регистр 11 по шинам его второго входа.

Из устройства памяти поступают два типа САК: первый тип включает

САК схем регенерации данных, появление его является признаком недосто- верности всех данных, хранившихся в накопителе этого устройства памяти, в горой тип включает САК схем, работоспособность которых не влияет на сохранность данных в накопителе 55 устройства памяти.

Сбой, связанный с появлением

САК первого типа для устройства памяти, в которых разрешаются программный код и данные операционной системы, требует обновления этой информации с внешних носителей (типа магнитных дисков). Для этого САК устройств памяти через седьмой и восьмой входы устройства и пятый и шестой входы анализатора 7 состояний, элемент ИЛИ 32 устанавливают триггер

40, обеспечивающий аппаратную перезагрузку операционной системы с использованием режима начальной загрузки программ. В тестовом режиме после программной проверки. схем аппаратного контроля устройства памяти необходимо выполнить приведение их а исходное состояние без потери данных в самом накопителе. Для этого блок 13 формирует два сигнала начальной установки на шинах второго выхода: первый выполняет начальную установку схем устройства памяти с потерей данных в накопителе и вьда ется с выхода элемента И 85, на первый вход которого поступает сигнал по шине третьего входа блока 13 с триггера 37 признака начальной установки, на второй вход — сигнал с элемента ИЛИ 30 признака начальной загрузки программ, на третий вход тактовый сигнал по шине второго входа блока с выхода генератора 2 импульсов, второй сигнал начальной установки устройства памяти, не затрагивающий схем регенерации данных в накопителе, может формироваться как аппаратно, при этом элемент

ИЛИ 87 срабатывает по своему первому входу от сигнала триггера 37 (шина третьего входа блока 13) так и программно, лри этом элемент ИЛИ 87 срабатывает от своего второго входа, связанного с выходом элемента И 86, на первый вход которого поступает сигнал по шине первого входа блока

13 с выхода дешифратора 29, а на второй вход — тактовый сигнал генератора 2 импульсов.

Режим работы устройства памяти, вьдаваемые по шинам второго выхода блока 13 могут быть заданы как аппаратно сигналами по шинам третьего входа блока 13 с триггеров 37, 38, так и программно сигналом дешифратора 29 (шина первого входа блока

13), причем устанавливающий режим зад ется значениями информационной части команды.

ll.42824 24

Для сбора диагностической инфор- схем, напряжение питания, время эамации устройства памяти (регистры держки на элемент лементах, контактные яв84), процессоров (регистры 51), про- ления и т д котор т.д., которые проявляются цессора обмена (регистр 70), третье- в течение некот чение некоторого промежутка го регистра 11 и второго регистра 5 времени, большего времени выполне1, для проверки работоспособности сором однои.или нескольрегистров в тестовом режиме для

Э команд. ледовательно, немедопределения текущего состояния (на- ленная обр 6 я о ра отка с оя может привести б пример, первого регистра 3, второго к неверной ин ной интерпретации сбоя и отка. счетчика 4) обеспечивается возмож- 1О за В пред

° редлагаемом устройстве по ность программного считывания содер- сигналу гналу аппаратного контроля активжимого регистров и отдельных тригге- ный абоне а онент (ЦП, ПО) исключается из мы с помощью регистров связи, ров предлагаемого устройства через . системы с помо блок 12 коммутатора. Считываемые что с одной сторон ной стороны, препятствует данные с выхода блока 12 коммутато- 15 распростра 6 аспространению ошибки, а с другой— ра далее по шинам второго выхода начать о ра отку сбоя через устройства через коммутатор ЦВМ интервал в е тервал времени, определяемый пропоступают в процессор, выполняющий граммными ными средствами. При неудачных команду считывания. Кроме того вы1 повторения торениях возможны последующие ход блока 12 коммутатора шинами вто- 20 повторения. рого выхода устройства связан с ин-, 1 дикационной панелью пульта управле- По сравнению с прототипом предния ЦВМ, данные на которую выбира- лагаемое устройство обеспечивает ются управляющими сигналами, посту- аппаратурную перегрузку ОС в случае пающими по шинам третьего входа уст- 25 ее недостоверности. ройства на третий вход анализатора ВРемя нахождения ЦВМ в состоянии

1 командной информации. При этом с исключением активным абонентом на регистре 28 устанавливается код контролируется схемами формирую икоманды считывания соответствующего ми сигнал аппаратного контр ля контроля через регистра причем выдача на индика- 30 некотоРое время, если процессоры ЦВМ цию обеспечивается в моменты неза- не Успевают выполнить за это в это время нятости регистра 28 обработкой ко- определенных действий и счетчи манд какого-либо процессора, что увеличивающим свои показания при кажобеспечивается элементом И 19, на . дом срабатывании данных схем. При первый вход которого поступают 3 его переполнении осуществляется песигналы управления индикацией с пуль- Регрузка опеРационной системы. та управления ЦВМ, а на второй, третий и четвертый входы — сигналы

При хранении программ ОС в операРегистра 15 через элементы НЕ 25-27 и "ои памЯти возможна потеРЯ этой что является признаком незанятости информаЦии пРи сбое схемы РегенеРа40 предлагаемого устройства обработкой ции данных в накопителях полупроводкоманд.. Блок 12 коммутатора предниковой памяти. Появление САК схем ставляет собой группу элементов И, регенерации определенных накопитена первые входы которых поступают лей, выделенных для хранения проданные с регистров и триггеров пред- грамм и данных ОС также приводит

4 5

t лагаемого уст ойства по шинам второ- к необходимости устранения последго-девятого входов блока 12 коммута- ствий этого сбоЯ с помощью аппаРаттора, а на вторые — соответствуюной перезагрузки ОС. е выходы деш фратора 29 по шинам Если текущаЯ пРогРамма затрагипервого входа блока 12 коммутатора. вает программный код или данные ОС, т

Выходы групп элементов H через эле- то любой сбой в текУщей программе мент ИЛИ подключены к шинам выхода пРиводит к недостоверности ОС, что блока 12 коммутатора. может быть устранено только переПо сравн ению с прототипом в дангрузкои Ж. В предлагаемом устройстном устройстве сл " б учаиныи с ой явля- г ется сл ствие рамм введены триггеры, при наличии ледствием изменения параметров вычислительной си о системы таких сигналов которых сигнап аппаратного как температура кристаллов мик о си,, контроля соответств его ст о ов микро- выэ ива е ующ у ройства

ывает аппаратную перезагрузку OC.

1142824

1!42824 рие. 3

Фиг. 4

1142824

Составитель И.Дубинин

Техред С.Легеза

Корректор И.Эрдейи

Редактор О.Колесникова

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4

Заказ 737/41 Тираж 710 Подписное

ВНИИИИ Государственного комитета СССР по делам изобретений и открытий

113035., Москва, Ж-35, Раушская наб,, д, 4/5