Устройство для управления п-шаговыми двигателями

 

1. УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ П ЧИАГОВЬИН даИГАТЕЛЯМИ, содер жащее вычислитель, распределитель импульсов, адресный блок и подключенные к фазам двигателей ц многоканальных усилителей мощности с блоками памяти на входах, соединенными входами с соответствующими выходами адресного блока, отличающееся тем, что, с целью упрощения устройства, введены блок синхронизации, два оперативных запоминающих устройства, преобразователь параллельного кода в последовательный , причем nepBt выход вычислителя подключен к информационньм входам второго оперативного запоминающего устройства, третий выход вычислителя соединен с входом блока синхронизации, первьй выход которого подключен к входу управле- НИЯ режимом записи первого оператив«ого запоминающего устройства, четвертый выход вычислителя соединен с входом записи торо.го оперативного запоминающего устройства, второй. третий и пятый выходы блока синхронизации подюпочены соответственно к первым входам распределителя импульсов , преобразователя параллельного кода в последовательный и адресного ; блока, четвертый выход блока синхронизации соединен с вторьм входом адресного блока, (п + О-й выход которого соединен с адресными входами первого и второго оперативных запоми нающих устройств, а его (п+2)-й выход соединен с третьим входом преобразователя параллельного кода в последовательный , с вторьм входом которого соединен выход второго операс 5 тивного запоминающего устройства, первьв и второй выходы преобразоват ля параллельного кода в последовательный подключены соответственно к суммирующему и вычитающему входам . распределителя импульсбв,.третий выход преобразователя параллельного : кода в последовательный соединен с вз{одом вычислителя, информационные 4i 4 входы распределителя импульсов сое-; динены с выходами первого оперативг ного запоминающего устройства, инЭО &0 фо ; ационные входы которого подключены к первым информационным выходам распределителя импульсов, соединенного вторьми .шформацисжньми выходами с информационными входами блока злементов памяти всех каналов усилителей мощности. 2. Устройство по п. t, о т л ичающееся тем, что, с целью расширения функциональных возможностей , в него введен переключатель режимов коммутации, а распределитель импульсов выпотЬен многорежимным.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСтИЧЕСНИХ

РЕСПУБЛИК ((9) () )) t ,i(5() Н 02 P 8/00 (2!) 3587855/24-07 (22) 06.05.83 (46) 07 .03.85. Бюл. У 9

:(72) В.И.Левашов, И.И;Эпштейн, Д.И.Выщецкий и М.Л.Минц .:(53) 621.313.13-133.3-525(088.8) (56) 1. Луценко В.E. Рубцов В.П. Злектропривод с шаговыми двигателя. ми. — Электропривод и автоматизация ,промыиленных установок. Т. 6, М., ВИНИТИ, 1978, с. 70-71.

2. Авторское свидетельство СССР

Ф 798731, кл, G 05 В 19/417, 1979. . (54)(57) .1. УСТРОЙСТВО ДЛЯ УПРАВЛЕ-

НИЯ )) -Ш1АГОВЬИИ ДВИГАТЕЛЯМИ, содержащее вычислитель, распределитель импульсов, адресный блок и подключен" ные к фазам двигателей )1 многоканаль- ных усилителей мощности с блоками памяти на входах, соединенными входами с соответствующими выходами адресного блока, о т л и ч а ющ е е с я тем, что, с целью упрощения устройства, в, него введены блок синхронизации, два оперативных запоминающих устройства, преобразователь параллельного кода в последовательный, причем первый выход вычислителя подключен к информационным входам второго оперативного запоминающего устройства, третий выt ход вычислителя соединен с входом блока синхронизации, первый выход которого подключен к входу управления режимом записи первого оперативного запоминающего устройства, четвертый выход вычислителя соединен с входам записи второго оперативного запоминающего устройства, второй, третий и пятый. выходы блока синхронизации подключены соответственно к первьи входам распределителя импульсов, преобразователя параллельного кода в последовательчый и адресного блока, четвертый выход блока синхронизации соединен с вторьи входом адресного блока, (()+1)-й выход которого соединен с адресными входаии первого и второго оперативных запоминающих устройств, à его (и+2)-й выход соединен с третьим входои преобразователя параллельного кода в последовательный, с вторым входам которого соединен выход второго оперативного запоиинающего устройства, З первьй и второй выходы преобразователя параллельного кода в носледовательный подключены соответственно к суммирующему и вычитающему входам распределителя импульсдв,.третий вы- ход преобразователя параллельного кода в последовательныи соединен с

1 в (одом вычислителя, информационные входы распределителя импульсов сое- динены с выходаии первого оператив-, ного запоминающего устройства, информационные входы которого подключе- ны к первым информационным выходаи распределителя импульсов, соединен-. ного вторымн лнформационньичи выходами с информационными входами блока элементов памяти всех каналов усилителей мощности.

2. Устройство по п. 1, а т л ичающееся тем, что, сцелью расширения функциональных возможностей, в него введен переключатель режимов коммутации, а распределитель импульсов вьпоМнен многорежнмным, 1144183 причем информационный, управляющий (П+1)-м выходом адресного блока сои адресный входы переключателя режи- ответственно, а выход переключателя мов коммутации соединены с вторым . режимов коммутации соединен с . правляи пятым выходами вычислителя и ющим входом распределителя импульсов.

Изобретение относится к электротехнике, а именно к управлению несколькими шаговыми двигателями, и может быть использовано, например, в системах числового программного 5 управления металлорежущими станками, Известно устройство для управле- р ния несколькими шаговьии двигателями (ШД), содержащее вычислительное устройство, регистр команд, дешифра- 10 торы, блоки управления ШД, задатчики скорости, времени разгона и времени задержки, триггер разгона †торможения, счетчик импульсов отработки и формирователи импульсов (1) . 15

Недостатки этого устройства— сложность и низкое быстродействие, обусловленное последовательной ртработкой команд.

Наиболее близким по технической 20 сущности к изобретению является устройство для упоавления и -шаговыми двигателями, содержащее вычислитель, распределитель импульсов, адресный блок и годключенные к фазам двига- 25 телей П многоканальных усилителей мощности с блоками памяти на входах, соединенными входами с соответствующими выходами адресного блока f2) .

Недостатки известного устройства- 30 сложность и большие аппаратные затраты при реализации. Кроме того, устройство, обеспечивая одновременное управление несколькими ШД, имеет ограниченные возможности и не позволяет изменять алгоритм управления ШД в динамике, а также не может управлять несколькими ШД различных типов.

Цель изобретения — упрощение устройства и расширение его функци" ональных воэможностей.

Поставленная цель достигается тем, что в устройство для управления

П-шаговыми двигателями, содержащее вычислитель, распределитель импульсов, адресный блок и подключенные к фазам двигателей П многоканальных усилителей мощности с блоками памяти на входах, соединенными входами с соответствующими выходами адресного блока, введены блок синхронизации, два оперативных запоминающих устройства и преобразователь параллельного кода в последовательный, первый вьг ход вычислителя подключен к информационным входам второго оперативного запоминающего устройства, третий выход вычислителя соединен с входом блока синхронизации, первый выход которого подключен к входу управлем ния режимом записи первого оперативного запоминающего устройства, четвертый выход вычислителя соединен с входом записи второго оперативного запоминающего устройства, второй, третий и пятый выходы блока синхронизации подключены соответственно к первым входам распределителя импульсов, преобразователя параллельного кода в последовательный и ад,ресного блока, а четвертый выход блока синхронизации соединен с вторым входом адресного блока, (0+1)-й выход адресного блока соединен с адресными входами первого и второго оперативных запоминающих устройств; а (П+2)-й выход — 1 третьим входом преобразователя параллельного кода в последовательньй, с вторым входом которого соединен выход второго опе-> ративного запоминающего устройства, первый и второй выходы преобразователя параллельного кода в последовательный подключены рответственно к суммирующему и вычитающему входам

0 распределителя импульсов, а его третий выход соединен с входом вычислителя, информационные входы распреЮ делителя импульсов — с выходами первого оперативного зайоминающего устройства, подключенного своими информационными входами к первьм.

3 11441 информационньм выходам распределителя импульсов, вторые информационные выходы которого соединены с информационными входами блоков памяти всех каналов усилителей мощности.

Кроме того, в устройство введен переключатель режимов коммутации, а распределитель импульсов выполнен многорежимным, информационный, управляющий и адресный входы переклю- 10 чателя режимов коммутации соединены с вторым и пятым вькодами вычислителя и (1+1)-м выходом адресного блока соответственно., выход переключателя режимов коммутации — с уп«« равляющим входом многорежимного распределителя импульсов.

На фиг. 1 приведена функциональная схема предлагаемого устройства; на фиг. 2 — временные диаграммы сиг- 20 иалов, поясняющие принцип работы уст ройства," на фиг. 3-5 — примеры реали. зации блоков синхронизации, преобразователя параллельного кода в последовательный и адресного блока; на И фиг. 6 — функциональная схема преобразователя двоичного кода вfff-фазную

° систему напряжений прямоугольной формы.

Устройство (фиг. 1) содержит 30 блок 1 синхронизации, преобразова.тель 2 параллельного кода в последовательный, второе оперативное запоминающее устройство 3, вычислитель 4, первое оперативное запоминающее устройство 5, реверсивный счетчик б, переключатель 7 режимов коммутации, блок 8 преобразователей параллельно= го кода в а-фазную систему сигналов управления ШД, узел 9 коррекции

40 счетчика, адресный блок f 0, блоки 11 элементов памяти, ф -фазные усилители 12 мощности, шаговые двигатели 13 и распределитель 14 импульсов.

Первый выход вычислителя 4 соеди- 45 нен с информационными входами вто- рого оперативного запоминающего устройства 3 и переключателя 7 режимов коммутации соответственно. Первый, второй, третий и пятый выходы блока 50 синхронизации подключены соответственно к входам управления режимом записи первого оперативного запоминающего устройства 5, первым входом

I соответственно реверсивного счетчика 6, преобразователя 2 параллельного кода в последовательный и адресного блока 10, h выходов адресно83 4 го блока 10 соединены с соответствую щими входами управления режимом записи в блоках 11 элементов памяти.

Информационные входы блоков 11 памяти всех 1 каналов подключены к соответствующим выходам блока 8 преобразователей двоичного кода в щ -фаэную систему сигналов. Выходы блока 11 элементов-памяти в каждом иэ каналов через усилитель 12 мощности подключены к соответствунищим фазам щаговых двигателей 13, (ff+f)-й выход адресного блока 10 соединен с адресными входами переключателя 7 режимов коммутации, второго 3 и первого 5 оперативных запоминающих устройств, {И+2)-й выход адресного блока 10 -. с третьим входом преобразователя 2 параллельного кода в последовательный, третий выход которого подключен к входу вычислителя 4.

Выходы второго оперативного sano-. минающего устройства 3 соединены с. вторыми входами преобразователя 2 параллельного кода в последовательный, выходы которого подключены к суммирующему и вычитаюп,ему входам реверсивного счетчика 6, другие входы которого соединены с вькодами первого оперативного запоминающего устройства 5. Выходы разрядов реверсивного счетчика б подключены к вторым входам узла 9 коррекции счетчика, первым входом соединенного с вькодом переключателя 7 режима коммутации, к этому же выходу подключены задающие входы блока 8 преобразователей двоичного кода в m-фаэную систему сигналов, а выходы узла 9 коррекции счетчика соединены с управляющими входами блока 8 преобразователей двоичного кода в д1-фазную систему сигналов и информационными входами первого оперативного запоминающего устройства 5.

Элементы 6, 8 н 9 образуют многорежимный распределитель 14 импульсов.

На фиг. 2 показ-.íû временные диаграммы сигналов на следующих элементах устройства:

15 — на входе управления режимом записи переключателя 7 режи-. мов коммутации;

16 — на входе управления режимом записи второго оперативноro запоминающего устройства 3;

17 — на входе блока 1 синхрониза-. ции;

1144183 6

18 — на входе "Запись" реверсивно го счетчик а 6, i 9 — на первом входе преобразователя 2 параллельного кода в последовательный; 5

20 — на втором входе адресного блока 10;

21 — на входе управления режимом записи первого оперативного запоминающего устройства 5;

22 — на первом входе адресного блока 10, 23 — на третьем входе преобразователя 2 параллельного кода в последовательный. 15

Блок 1 синхронизации (фиг. 3) состоит из тактового генератора 24, . элемента И-НЕ 25, делителя 26 и дешифратора 27.

Преобразователь 2 параллельного ° 20 кода в последовательный (фиг; 4) состоит из -разрядного счетчика 28 (где k — число двоичных разрядов), схемы 29 деления частоты и дешифратора 30 направления перемещения.

Адресный блок 10 (фиг. 5} состоит из счетчика 31 и дешифратора 32.

Преобразователь 8 двоичного кода вщ-фазную систему напряжений (фиг.6) содержит, переключатель 33 с задающимиЗО входами 34, управляющими входами 35, входами 36 управления емкостью реверсивного счетчика 37 и выходамн 38

m-фазных сигналов управления ШД.

Устройство работает следующим образом.

В начальный момент времени включены определенные фазы ШД 13 в соответствии с информацией, имеющейся . в блоках 11 элементов памяти (соот- 4О ветствует определенному такту управления). Коды, определяющие текущее состояние блоков элементов памяти

I каждого из каналов, записаны в соответствующих ячейках первого оператнв-4 ного запоминающего устройства S. Код счетчика 31 адресного блока 10 определяет номер управляемого канала.

Перед началом работы устройства вычислитель 4 записывает в переключатель 7 режимов коммутации и кодов, . определяющих заданные режимы комму-. тации ШД 13,во второе оперативное за.поминающее устройство 3 записывается величина перемещения для каждого двигателя 13, а в счетчик 31 адресного блока 10 " код, соответствукнщий первому каналу.

По сигналу 17. "Пуск" (фиг. 2), поступающему от вычислителя 4 на вход блока 1 синхронизации, последний вырабатывает управляющие импуль- сы 18-23 (фиг. 2).

По сигналу 18 происходит запись в реверсивный счетчик 6 кода, соот-. ветствующего текущему состоянию блока элементов памяти первого канала управления, из первой ячейки первого оперативного запоминаюп;его устройства 5 (номер ячейки определяется кодом с (1+1)-ro выхода адресного блока 10.

По сигналу 19 комбинационная схема 29 (фиг, 4) деления частоты преобразователя 2 параллельного, кода в последовательный осуществляет опрос одного из k выходов второго оперативного запоминающего устройства 3, содержащего код перемещения для обрабатываемой координаты. При единичном сигнале на указанном выходе формируется импульс на положительном илн отрицательном выходе дешифратора 30 знака перемещения . (определяется (+1)-м знаковым разрядом кода перемещения). Схема 29 деления частоты построена такий образом, что для каждого значения кода счетчика 28 (фиг. 4) опрашивается лишь один из разрядов кода на входе схемы 29 деления частоты.

Число возможных. значений кодов счетчика 28 за один цикл работы равно 2", при этом первый (старший) разряд кода на входе схемы 29 деле-

L Ô ния опрашивается 2 = 2, второй —.

2к 2к

2 а k -й (младший)

24 У 2"

= 2 раз. Таким образом, за один цикл работы счетчика 28 для каждого канала на выходе преобразователя параллельного кода в последовательный формируется6 Я» Я "с ; импульсов, 1а где б — число импульсов;для -ro канала, 5 -. (о или 1) — значение 1 -го разряда кода перемещения по -му каналу.

Импульс с выходов преобраэоватедя 2 параллельного кода в последова« тельный поступает на суммирующий или вычитающий входы реверсивного счетчика 6 и изменяет его состояние.

В том случае, когда код реверсивного счетчика 6 меньше Й ц„, (гдеИ ;, чисI 1144 ло тактов в одном цикле коммутации), код,на выходе узла 9 коррекции счетчика 6 совпадает с кодом последнего.

Если же код реверсивного счетчика 6 равен нулю (перемещение на один шаг в минус), то код на выходе узла 9 коррекции счетчика 6 устанавливается в 4 mqgj В случае появления кода

М„ю +1 на выходах счетчиков (перемеАИКЦ

I1 щение на один шаг в плюс" из кода 10

М„„,) на выходе узла 9 коррекции фюрмируется код единицы. Таким образом, узел 9 коррекции обеспечивает циклическое изменение кода счетчика 6 с периодом 4„ю„ как при положи- 1S тельном, так и при отрицательном направлении перемещения, причем 1,„ „,определяется -кодом, записанным в соответствующей ячейке переключателя 7 режимов коммутации, и может оператив» 20 но изменяться вычислителем 4 в процессе работы устройства.

Код с выхода узла 9 коррекции счетчика поступает на адресные входы блока 8 преобразователя двоичного 25 кода в m -фазную систему сигналов, на задающих входах которого установ.лен код с .выхода переклочателя 7 режимов коммутации. Сигналы с выходов блока 8 преобразователей поступают зп на первые входы блоков 11 элементов ,памяти каждого из каналов.

Адрес управляемого в данный момент канала определяет номер одного из 11 выходов адресного блока 10 (в рассматриваемом случае — первого), на котором по сигналу 20 формируется импульс записи кода с вьхода блока 8 преобразователя в блок 11 элементов памяти управляемого канапа.

По сигналу 21 (фиг. 2) код с выхода узла 9 коррекции счетчика 6 записывается в ячейку первого оперативного запоминающего устройства 5,адрес которой поступает с (I)+1)-го выхода адресного блока 10.

По сигналу 22 (фиг. 2) код адреса в адресном блоке 10 увеличивается на единицу, и устройство переходит к управлению следующим каналом.

После окончания указанных циклов; счетчик 31 (фиг. 5) адресного блока 10 переполняется, а импульс 23 с его (0+2)-Fо выхода увеличивает значение кода счетчика 28 преобраэо- 5 вателя 2 на единицу., Преобразова183 тель 2,параллельного кода в последовательный переходит к следующему циклу преобразования. В течение каждого из укаэанных циклов происходит изменение (если это требуется) состояний всех r1 каналов управления двигателями, что обеспечивает одновременное и независимое управление каждым двигателем 13 путем работы распределителя 14 в режиме разделения времени.

Переполнение счетчика 28 вызывает появление сигнала на третьем выходе преобразователя 2 параллельного кода в последовательный, который, поступая в вычислитель 4, дает команду запроса на выдачу следующих заданий на перемещение или остановку двигателей.

Если период запросов в вычислитель 4 достаточно мал, устройство работает в контурном режиме. При этом любая криволинейная траектория заменяется ломаной линией, состоящей из малых отрезков прямых линий.

Адресный блок 10 (фиг. 5) обеспечивает последовательную во времени работу всех каналов управления, т.е. ; обеспечивает перезапись информации из блока 8 преобразователей двоичного кода в щ -фазную систему сигналов в блок 11 элементов памяти управляемого в данный момент времечи канала.

Введение в устройство для управления несколькими двигателями двух оперативных запоминающих устройств, блока синхронизации, переключателя режимов коммутации и преобразователя параллельного кода в последовательный дает возможность управлять различными типами двигателей и программно изменять алгоритмы коммутации их фаэ в процессе работы.

При использовании в одном изДелии различных типов ШД отпадае необходимость разработки специализированных систем управления для каждого типа двигателя, что сникает аппаратурные затраты, повышает надежность и весо-габаритные характеристики.

Изменение алгоритма коммутации программно в процессе работы позволяет улучшить динамические характеристики привода, уменьшает время разгона и торможения, повышает производительность привода за счет увеличения скорости двигателя.

1144183

1144183

1144!83

1144183

Составитель 3.Горник

Техред С.Легеэа Корректор А.Тяско

Редактор В.Данко

Филиал ППП "Патент", г.укгород, ул .Проектная, 4

Заказ 943/44 .Тирак 646 Подписное

ВНИИПИ Государственного комитета СССР . по делам изобретений и открытий

113035, Иосква, %-35, Раушская наб., д. 4/5