Устройство для реализации логических функций
1. УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ ЛОГИЧЕСКИХ (t-YHKLUiE, содержащее первый и второй блоки памяти, операционный блок, отличающее, ее я тем, что, с целью повьппения быстродействия,в него введены блок . буферных регистров, регистр новых значений входных сигналов, регистр новых значений выходных сигналов, регистр старых значений входных сигналов , регистр старых значений вы ходных сигналов, первый и второй сумматоры по модулю два, первый и второй элементы ИЛИ, регистр измененных состояний входных сигналов, регистр измененных состояний выходных сигналов, блок фиксации номеров вычисляемых функций, блок синхронизации , причем первые группы информационных входов и выходов блока буферных регистров являются информационными входом и выходом устройства , вторая группа информационных выходов блока буферных регистров соединена с информационными входами регистра новых значений входных сигналов , выходы первого сумматора по модулю два соединены с информационными входами регистра измененных состояний входных сигналов и с первой группой входов первого элемента ИЛИ, выходы второго сумматора по модулю два соединены с информационными входами регистра измененных состояний, выходных сигналов и с второй группой входов первого элемента ИЛИ, выходы регистра новых значений .выходных сигналов соединены с второй группой информационных входов блока буферных регистров, первой группой информационных входов второго сумматора по модулю два, с информационными входами регистра старых значе (Л ний выходных сигналов, о первой, группой информационных входов операционного блока, выходы регистра старых значений выходных сигналов соединены с второй группой информационных входов второго сумматора по моСП ja,yiim два, выходы регистра старых зна-41 vj чений входных сигналов соединены с первой группой информационных входов ND первого сумматора по модулю два, выходы регистра новых значений входных сигналов соединены с информационньми входами регистра старых значений входных сигналов, с вторыми группами информационных входов первого сумматора по модулю два и операционного блока, выходы регистра измененных состояний входных сигналов соединены с первой группой информационных входов первого блока памяти, а выходы регистра измененных состояний выходных сигналов - с второй группой информационных входов первого блока
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТ ИЧЕСНИХ
РЕСПУБЛИН (19) (I))
4(51) G 06 F 15/20 ф.
ОЛИСАНИЕ ИЗОБРЕТЕНИЯ
Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ
ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР
ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИИ (21) 3297540/18-24 (22) 11.06.81 (46) 30.06.85. Бюл. 1(- 24
{72) Г. В. Куклин, В. П. Павучук,В. В. Бодунов, H. Ф, Парков и В. И. Меренцов (71) Могилевский машиностроительный институт (53) 681 .3(088.8) (56) 1. Авторское свидетельство СССР
1(732878, кл. GÄ06 F 7/00, 1980.
2. Авторское свидетельство СССР
У 717775, кл. G 06 F 15/20, 1980 (прототип) . (54) (57) 1. УСТРОЙСТВО ДЛЯ РЕАЛИЗАЦИИ ЛОГИЧЕСКИХ чУНКЦИЙ, содержащее первый и второй блоки памяти, операционный блок, о т л и ч а ю щ е -, е с я тем, что, с целью повышения быстродействия,в него введены блок буферных регистров, регистр новых значений входных сигналов, регистр новых значений выходных сигналов, ре" гистр старых значений входных сигналов, регистр старых значений выходных сигналов, первый и второй сумматоры по модулю два, первый и второй элементы ИЛИ, регистр изме- ненных состояний входных сигналов, регистр измененных состояний выходных сигналов, блок фиксации номеров вычисляемых функций, блок синхрони» запии, причем первые группы информационных входов и выходов блока буферных регистров являются информационными входом и выходом устройства, вторая группа информационных выходов блока буферных регистров соединена с информационными входами регистра новых значений входных сиг налов, выходы первого сумматора по модулю два соединены с информационными входами регистра измененных состояний входных сигналов и с первой группой входов первого элемента
ИЛИ, выходы второго сумматора по модулю два соединены с информацион» ными входами регистра измененных состояний. выходных сигналов и с второй группой входов первого элемента
ИЛИ, выходы регистра новых значений выходных сигналов соединены с второй группой информационных входов блока буферных регистров, первой группой информационных входов второго сумматора по модулю два, с информационными входами регистра старых значений выходных сигналов, а первой; группой информационных входов операционного блока, выходы регистра старых значений выходных сигналов соединены с второй группой информационных входов второго сумматора по модулю два, выходы регистра старых зна-. чений входных сигналов соединены с первой группой информационных входов первого сумматора по модулю два, вы- ходы регистра новых значений входных сигналов соединены с информационными входами регистра старых значений входных сигналов, с вторыми группами информационных входов первого сумма- тора по модулю два и операционного блока, выходы регистра измененных состояний входных сигналов соединены с первой группой информационных входов первого блока памяти, а выходы регистра измененных состояний выходных сигналов - с второй группой информационных входов первого блока
1164724 памяти, выходы которого подключены ,к информационным входам блока фиксации номеров вычисляемых функций, первая группа выходов которого соединена с входами второго элемента ИЛИ, вторая группа выходов - с первой группой управляющих входов регистра .новых значений выходных сигналов, третья группа выходов .- с информационными входами второго блока памяти, выходы которого соединены с третьей группой информационных входов операционного блока,.информационный выход которого подключен к информационным входам регистра новых значений выходных сигналов, с первой по одиннадцатую группы выходов блока синхронизации подключены соответственно к второй группе управляющих входов регистра новых значений выходных сигналов и к управляющим входам блока буферных регистров, регистра новых значений входных сигналов, регистров старых значений входных и выходных сигналов, регистров измененных состояний входных и выходных сигналов, первого и втброго сумматоров по модулю два, блока фиксации номеров вычисляемых функций, операционного блока, первый и второй управляющие входы блока синхронизации подключены соответственно к выходам первого и.второго элементов ИЛИ, группа управляющих входов блока синхронизации соединена с группой управляющжс выходов операционного блока, причем операционный блок содержит элемент задержки, триггеры, схему сравнения, счетчик, дешифратор, регистр числа инструкций, регистры инструкций. регистры входных выходных и промежуточных переменных, регистр операций, дешифраторы адресов, дешифраторы признаков, группы элементов
И, группы элементов ИЛИ, элементы
И и ИЛИ, причем первая группа входов схемы сравнения соединена с выхо" дами регистра числа инструкций, выходы счетчика — с второй группой входов схемы сравнения и с входами дешифратора, а выход схемы сравнения - с первым входом первого элем мента И, выход элемента И соединен с прямым установочным входом первого и вторым прямым установочным входом второго триггеров, второй инверсный установочный вход первого триггера через элемент задержки, инверсный установочный вход второго триггера, первый инверсный установочный вход первого и первый прямой установочный вход второго триггеров, вход сброса и счетный вход счетчика, второй вход первого элемента Й, первые входы элементов И с первой ло четвертую группу, управляющие входы регистров входных и выходных значений соединены с группой управляющих входов oneрационного блока, выходы первого и второго триггеров соединены с группой управляющих выходов операционного блока, вторые входы элементов И первой группы соединены с выходами регистров инструкций, третьи — с выходом дешифратора, а выходы - с входами элементов ИЛИ первой группы, выходы которых подключены к входам регистра операций, первого и второго дешифраторов адреса, выходы элементов И второй группы соединены с входами регистра входных переменных, выходы элементов И третьей группы— с входами регистра выходных пере менных, выходы элементов И четвертой группы — с входами регистра промежуточных переменных, выходы регистра входных переменных соединены с первыми входами элементов И пятой и шестой групп, выходы регистра выходных переменных соединены с первыми входами элементов И седьмой и восьмой групп элементов И,. выходы регистра промежуточных переменных соединены с первыми входами элементов И девятой и десятой групп,, вторые входы элементов И пятой, седьмой и девятой групп и элементов И шестой, восьмой и десятой групп соединены соответственно с выходами первого и второго дешифраторов адреса, выходы элементов И с пятой по . десятую группы соединены соответственно с входами элементов ИЛИ с вто" рой по седьмую группы, первые входы второго, третьего и четвертого . элементов И соединены соответственна с выходами первого дешифратора признака, а вторые входы - с выходами соответственно элементов ИЛИ, второй, четвертой и шестой групп, первые входы пятого, шестого и седьмого элементов И соединены с выходами второго дешифратора признаков, вторые входы соединены с выходами элементов
ИЛИ соответственно третьей, пятой, седьмой групп, входы первого элемента
ИЛИ соединены с выходами второго, 1!б третьего и четвертого элементов И, прямой и инверсный выходы соединены с первыми входами соответственно вось-. мого и девятого элементов И, выходы которых соединены с входами второго элемента ИЛИ, входы третьеге элемента
ИЛИ соединены с выходами пятого, шестого.и седьмого элементов И, прямой и инверсный выходы — с первыми входами соответственно десятого и одиннадцатого элементов И, выходы которых соединены с входами .четвертого элемента ИЛИ, первый вход пятого эле мента ИЛИ соединен. с выходом второго элемента ИЛИ, второй вход » с выходом четвертого элемента ИЛИ, выход - с -первым входом двенадцатого элемента
И, первый вход тринадцатого элемента
И соединен с выходом второго элемента
ИЛИ, второй вхсд - с выходом четверто. го элемента ИЛИ, выход тринадцатого элемента И соединен с первым входом .четырнадцатого элемента И, первый и второй входы шестого элемента ИЛИ соединены с выходами соответственно две" надцатого и четырнадцатого элементов .
И, а выход шестого элемента ИЛИ.соединен с первым входом пятнадцатого элемента И, второй вход которого соединен с группой управляющих входов операционного блока, прямой и инверсный выходы первого разряда регистра операций соединены с вторыми входами соответственно двенадцатого и четыр-. надцатого элементов И, прямой и ин версный выходы второго разряда регист ра операций соединены с вторыми входами восьмого и девятого элементов И ° прямые выходы третьего и четвертого разрядов регистра операций соединены
: с входами первого дешифратора призна». ка прямой и инверсный выходы пятого разряда - е вторыми входами соответ ственно десятого и одиннадцатого элементов И, прямые выходы шестого и седьмого разрядов - с входами второго дешифратора признаков, вторые входы элементов И третьей группы соединены с первой группой информационных входов . операционного блока, вторые входы элементов И второй группы - с второй группой информационных входов операционного блока, входы регистра числа инструкций и регистров инструкций с третьей группой информационных входов операционного блока, вторые входы . элементов И четвертой группы соеди- . нены с выходом дешифратора, третйй вход - с выходом шестого элемента
4724
ИЛИ. выход пятнадцатого элемента И соединен с информационным выходом операционного блока.
2. Устройство по п. 1, о т л ич а ю щ е е:с я тем, что блок фиксации номеров вычисляемых функций содержит первую и вторую группы триггеров, первую и вторую группы элементов И, группу элементов задержки, элемент ИЛИ, элемент задержки, причем выход элемента ИЛИ соединен с инверсными установочными входами триггеров первой группы, первые входы первых элементов И первой и второй групп соединены с группой управляющих входов блока, первые входы последуюащс элементов И первой и второй групп соединены с выходом предыдущего элемента И первой группы, первый вход последнего элемента И второй группы соединен е выходом последнего элемента И первой группы, вторые входы элементов И первой и второй групп соединены соот" ветственно с инверсными и прямыми выходами триггеров второй группы, прямые выходы триггеров второй груп-. пы соединены с первой группой выхо» дов блока, прямые выходы триггеров первой группы соединены с второй группой выходов блока, выхЬды элемен" тов И второй группы соединены с прямыми установочными входами триггеров первой группы и третьей группой выхо" дов блока, а через группу элементов
/ задержки - с первыми инверсными установочными входами триггеров второй группы, прямые входы триггеров вто рой группы соединеньгс информационными входами блока, первый вход элемента ИЛИ через элемент задержки, второй вход элемента ИЛИ, вторые инверсные входы триггеров второй группы соединены с группой управляющих входов блока.
3. Устройство по п. 1, о т л и ч а ю щ е е с я тем, что блок синхронизации содержит генератор импульсов, триггер, два элемента И, элемент задержки, генератор тактовых импульсов, два инвертора, группу элементов И, причем выход генератора импульсов соединен с первыми входами элементов И, второй вход первого элемента И соединен с прямым выходом триггера, а выход через эле- мент задержки - с инверсным установоч. ным входом триггера, второй вход вто4724
116 рого элемента И соединен с инверсным выходом триггера, а выход — с входом генератора тактовых импульсов, первый: выход генератора тактовых импульсов соединен с первыми входами первого, четвертого, седьмого элементов И группы, второй выход — с. первыми вхо-
Ъ дами второго, пятого, восьмого элементов И группы, третий выход — с первыми входами третьего, шестого, девятого, десятого элементов И группы, второй вход четвертого элемента И группы соединен с первым управляющим входом блока синхронизации, вторые входы первого, второго, третьего элементов И группы через первый инвертор соединены с первым управляющим входом блока синхронизации,",;.вторые входы с пятого по девятый элементы И группы соединены с вторым управляющим входом блока синхронизации, третьи входы с первого по четвертый элементы И группы через второй инвертор соединены с вторым управляющим входом блока синхронизации, третьи входы пятого, шестого элементов И. группы и второй вход десятого элемента И гочппы соединены с пеовым чпт авляюшим входом группы, третьи входы седьмого, восьмого, девятого элементов И группы соединены с вторым управляющим входом группы, третий вход десятого элемента И группы соединен с третьим управляющим входом группы, первую группу выходов блока синхронизации образуют выходы первого элемента И и второго элемента И группы, вторую группу выходов - выходы первого элемента И, первого и третьего элементов
И группы, третью группу выходов - выходы первого элемента. И и второго элемента И группы с четвертой по седьмую группы выходов — выходы первого элемента И и четвертого элемента И группы, восьмую и девятую группы выходов — выходы первого элемента И, третьего и четвертого элементов И группы, десятую группу выходев — выходы первого элемента И,пятого и десятого элементов И группы, одиннадцатую группу выходов — выходы первого элемента И с пятогопо десятый элементы Игруппы.
1О
1
Изобретение относится к вычислительной технике и автоматике и может быть использовано для управления технологическими процессами, алгоритмы которых описываются логическими функциями, а также для моделирования цифровых устройств с целью их провер. ки и диагностики.
Известно устройство для реализации логических функций, которое содержит блок управления, блок памяти, блок приема команд, блок ввода-вьгвода, таймер, буферный накопитель, маркировочную память, блок регистровой памяти, операционный блок, блок фиксации результатов, первый и второй управляемые блоки инвертирования fl) .
Наиболее близким по технической сущности к изобретению является устройство для моделирования конечных автоматов, содержащее два блока памяти,.мультиплексор, два счетчика, коммутатор, сумматор по модулю два, блок сравнения, блок вычисления булевых функций, дешифратор служебных символов, регистр внутренних переменных, элемент задержки, дешифратор внутренних переменных, регистр функций (2) .
Недостатком известных устройств является сравнительно низкое быстродействие, поскольку при формирова нии выходных, сигналов осуществляется вычисление всех без исключения функций, описывающих алгоритм работы: моделируемого цифрового устройства.
Цель изобретения - повышение быст" родействия.
Поставленная цель достигается тем, что в устройство, содержащее первый и второй блоки памяти, операционный блок, введены блок буферных регистров, регистр новых значений входных сигналов, регистр новых значений выхоцных сигналов, регистр старых зна,чений входных сигналов, регистр старых значений выходных сигналов, перз « l 6 7?4 4 . вый и второй сумматоры по модулю дами второго элемента ИЛИ, вторая .два, первый и второй элементы ИДИ, группа выходов — с первой группой регистр измененных состояний входных управляющих входов регистра новых сигналов, регистр измененных состоя- значений выходных сигналов, третья ний выходных сигналов, блок фиксации 5 группа выходов - с информационными номеров вычисляемых функций, блок входами второго блока памяти, выходы синхронизации, причем первые группы которого соединены с третьей группой информационных входов и выходов блока информацйонных входов операционного буферных регистров являются информа- блока, информационный выход которого ционными входом и выходом устройства, 10 подключен к информационным входам вторая группа информационных выходов регистра новых значений выходных сигблока буферных регистров соединена с. налов, с первой по одиннадцатую групинформационнымн входами регистра но- пы выходов блока синхрониьации подвых значений входных сигналов, выхо- ключены соответственно к второй групды первого сумматора по модулю два )5 пе управляющих входов регистра новых соединены с информационными входами значений выходных сигналов и к управрегистра измененных состояний вход- ляющим входам блока буферных регистных сигналов и с первой группой вхо- ров, регистра новых значений входных дов первого элемента ИЛИ," выходы сигналов, регистров старых значений второго сумматора по модулю два со- щ входных и выходных сигналов, регистединены с информационными входами ров измененных состояний входных и регистра измененных состояний выход- . выходных сигналов, первого и второных сигналов и с второй группой вхо- ro сУмматоров по модУлю Два, блока дов первого элемента ИЛИ, выходы ре- фиксации номеров вычислЯемых функций, гистра новых значений выходных сиг- 25 операционного блока, первый и второй налов соединены с второй группой УпРавлЯюЩие вхоДы блока синхронизаинформационных входов блока буфер- Ции поДключены соответственно к выхо ных регистров, первой группой инф р- д™ пеРвого и втоРого элементов ИЛИ, мационных входов второго сумматора группа управляющих входов блока синпо модулю два, с информационн и 30 хронизаЦии соеДинена с гРУппой Уп входами регистра старых значений . Равляющих выходов операционного бло"выходчых сигналов, с первой группой Э, пРичем операционный блок содеринформационных входов операционного IKHT элемент задержки, триггеры, схеблока, выходы регистра старых знаке- му сравнения, счетчик, дешифратор, Р нии выходных сигналов соединены с 5 Регистр числа инструкций, регистры второй группой информационных входов ".нструкций регистры входных, Выходвторого сумматора по «модулю два, вы- ных и промежуточных переменных, ходы регистра старых значений входных Реги тр операций, дешифраторы адресигналов соединены с первой группой coa, дешифраторы признаков, группы информационных входов первого сумма- 40 элементов И, группы элементов ИЛИ
У тора по модулю два, выходы регистра элементы H H ИЛИ, причем первая новых значений входных сигналов сое-. группа входов схемы сравнения соедидинены с информационными входами ре иена с выходами числа инструкций
1 гистра старых значений входных сиг- выходы счетчика - с второй группой налов, с вторыми группами информа- 45 входов схемы сравнения и с входами ционных входов первого сумматора дешифратора, а выход схемы сравнепо модулю два и операционного блока, ния - с пеРвым входом первого элевыходы регистра измененных состояний м нта И, выход элемента И соединен входных сигналов с.единены с первой c IIpHMbIM установочным входом первогруппой информационных входов перво- 50 го ц вторым прямым установочным вхого блока памяти, а выходы регистра дом второготриггеров, второй инверсный измененных состояний выходных сигна- .. Установочный входпервого тригг а триггера через лов - с второй группой информацион- элемент задержки, инверсный установочных входов первого блока памяти, ный входвторого триггера, первый выходы которого подключены к информа"55 инверсный установ сный установочный вход первого ционным входам блока фиксации номе . и первый прямой устан рвый прямой установочный вход ров вычисляемых. функций, первая груп" второго триггеров, вход сброса и па выходов которого соединена с вхо- счетный Вход счетчика, с етчика, второй вход
1164724 первого элемента И, первые вкоды элементов И с первой по четвертую группы, управляющие входы регистров входных и выходных значений соединены с группой управляющих входов S операционного блока, выходы первого и второго триггеров соединены с группой управляющих выходов операционно- . го блока, вторые входы элементов И первой группы соединены с выходами регистров инструкций, третьи — с выходом дешифратора, а выходы - с входами элементов ИЛИ первой группы, выходы которых подключены к входам регистра операций, первого и второго дешифраторов адреса, выходы элементов И второй группы соединены с входами регистра входных переменных, выходы элементов И третьей группы— с входами регистра выходных перемен- 20 ных, выходы элементов И четвертой группы - с входами регистра промежуточных переменных, выходы регистра входных переменных соединены с первыми входами элементов И пятой и 25 шестой группы, выходы регистра вьгходных переменных соединены с первыми входами элементов И седьмой и восьмой групп, выходы регистра промежуточных переменных соединены с щ первыми входами элементов И девятой и десятой групп, вторые входы элементов И пятой, седьмой и девятой групп и элементов И шестой, восьмой и десятой групп соединены соответственно с выходами первого и второго дешифрато- . ров адреса, выходы элементов И с пятой по десятую группы соединены соответственно с входами элементов ИЛИ с второй. по седьмую групп, первые входы второго, " третьего и четвертого элементов И соединены соответственно с выходами первого дешифратора признака, а вторые входы - с выходами соответственно элементов ИЛИ второй, четвертой и шестой групп, первые входы пятого, шестого и седьмого элементов И соединены с выходами второго дешифратора признаков, вторые входы соединены с выходами элементов ИЛИ соответственно третьей, пятой, седьмой ,групп, входы первого элемента ИЛИ соединены с выходами второго, третьего и четвертого элементов И, прямой и инверсный выходы соединены с первыми входами соответственно васьмого и девятого- элементов И, выходы которых соединЕны с входами второго элемента ИЛИ, входы третьего элемента
ИЛИ соединены с выходами пятого, шестого и седьмого элементов И, прямой и инверсный выходы — с первыми вхоДами соответственно десятого и одиннадцатого элементов И, выходы которых соединены с входами четвертого элемента ИЛИ, первый вход пятого элемента ИЛИ соединен с выходом второго элемента ИЛИ, второй вход - с выходом четвертого .элемента ИЛИ, выход - с . первым входом двенадцатого элемента
И, первый вход тринадцатого элемента
И соединен с выходом второго элемента.
ИЛИ, второй вход — с выходом четвертого элемента ИЛИ, выход тринадцатого элемента И соединен с первым входом четырнадцатого элемента И, первый и второй входы шестого элемента ИЛИ соединены с выходами соответственно двенадцатого и четырнадцатого элементов
И, а выход шестого элемента ИЛИ соединен с первым входом пятнадцатого элемента И, второй вход которого соединен с группой управляющих входов операционного блока, прямой и инверсный выходы первого разряда регистра операций соединены с вторыми входами соответственно двенадцатого и четырнадцатого элементов И„ прямой и инвер сный выходы второго разряда регистра операций соединены с вторыми входами восьмого и девятого элементов И, прямые выходы третьего и четвертого разI рядов регистра операций соединены с. входами первого дешифратора признака, прямой и инверсный выходы пятого разряда - с вторыми входами соответственно десятого и одиннадцатого элементов
И, прямые выходы шестсго и седьмого разрядов - с входами второго дешифратора признаков, вторые входы элементов
И третьей группы соединены с первой группой информационных входов операционного блока, вторые входы элементов И второй группы — с второй группой информационных входов операционного блока, входы регистра числа инструкций и регистров инструкцийс третьей группой информационных входов операционного блока, вторые входы элементов И четвертой группы соединены с выходом дешифратора, третий вход — с выходом шестого элемента
ИЛИ, выход пятнадцатого элемента И соединен с информационным выходом операционного блока.
Кроме того, блок фиксации номеров вычисляемых .функций содержит пер7
II64 вую.и вторую группы триггеров, пер-,, вую и вторую группы элементов И, группу элементов задержки, элемент
ИЛИ, элемент задержки, причем выход элемента ИЛИ соединен с инверсными установочными входами триггеров первой группы, первые входы первых элементов И первой, и второй групп соединены с группой управляющих входов блока, первые входы йоследующих эле- !О ментов И первой и второй групп соединены с выходом предыдущего элемента И первой группы, первый вход последнего элемента И-второй группы соединен с выходом последнего элемен-15 та И первой группы, вторые входы элементов И первой и второй групп соединены соответственно с инверсными и прямыми выходами триггеров второй группы, прямые выхоцы триггеров 2д второй группы соединены с первой группой выходов блока, прямые выходы триггеров первой группы соединены с второй группой выходов блока, выходы элементов И второй группы соединены 35 с прямыми установочными входами трйг" геров первой группы и третьей груп пой выходов блока, а через группу элементов задержки -:с первыми инверсными установочными входами триггеров ЗО второй групйы, прямые входы триггеров второй группы соединены с информационными входами блока, первый вход элемента ИЛИ через элемент задержки, второй вход элемента ИЛИ, вторые ин35 версные входы триггеров второй группы соединены с группой управляющих входов блока.
Блок синхронизации содержит генератор импульсов, триггер, два элемен"40 та И, элемент задержки, генератор тактовых импульсов, два инвертора, ,группу элементов И, причем выход генератора импульсов соединен с первыми входами элементов И, второй вход первого элемента И соединен с прямым выходом триггера, а выход через элемент задержки — с инверсным установочным входом три1 .ера, второй вход второго элемента И соединен с инверс-5о ным выходом триггера, а выход - с входом генератора тактовых импульсов, первый выход генератора тактовых импульсов соединен с первыми входами первого, четвертого, седьмого элементов И группы, второй выход - с первыми входами второго, пятого, восьмого элементов И группы, третий
724 8 выход - с первыми входами третьего, шестого, девятого, десятого элементов И группы, второй вход четвертого элемента И группы соединен с первым управляющим входом блока синхронизации, вторые входы первого, второго,.третьего элементов И группы через первый инвертор соединены с пер. вым управляющим входом блока синхронизации, вторые входы с пятого по девятый элементов И группы соединены с вторым управляющим входом блока синхронизации, третьи входы с первого по четвертый элементов И группы через второй инвертор соединены с вторым управляющим входом блока синхронизации, третьи входы пятого„ шестого элементов И группы и второй вход десятого элемента И группы соединены с первым управляющим входом группы, третьи входы седьмого, восьмого, девятого элементов И группы соединены с вторым управляющим входом группы, третий вход десятого элемента И группы соединен с третьим управляющим входом группы, первую группу выходов блока синхронизации образуют выходы первого элемента И и второго элемента И группы, вторую группу выходов - выходы первого эле »ента И, первого и третьего элемент ов И группы, третью группу выходов выходы первого элемента И и второго элемента И группы, с четвертой по седьмую группы выходов - выходы первого элемента И и четвертого элемента И группы, восьмую и девятую группы выходов - выходы первого элемента И, третьего и четвертого элементов И группы, десятую группу выходов — выходы первого элемента И, пятого и десятого элементов И группы, одиннадцатую группу выходов - вы" ходы первого элемента И и с пятогс по десятый элементов И группы. . В устройстве вычисляются только ,те логические Функции в которые вхо
I дят переменные, изменившие свои значения по сравнению с предыдущим шагом.
Наличие регистров .старых и новых значений входных сигналов и регистров старых и новых значений выходных сигналов, двух блоков поразрядного сложения по модулю два, блока учета изменений входных и выходных сигналов и регистров измененных состояний входных и вьг1164 ходных сигналов позволяет осуществить обмен информацией с внешней сре дой, выявить наличие изменений входJI ных и (или) выходных сигналов сфор) мировать признак для обращения к вто- 5 рому блоку памяти.
На фиг. I представлена структурная схема устройства для реализации логических функций; на фиг. 2 — вариант реализации блока буферных. регистров3 на фиг. 3 - структурная схема блока фиксации номера 8 вычисляемых функций; на фиг. 4 и 5 - структурная схема операционного блока; на фиг. 6 - Фоомат инструкций; на фиг. 7 -, алгоритм работы устройства для реализации логических функций; на фиг. 8 - вариант реализации блока синхронизации.
Устройство (фиг. 1) содержит. блок буферных регистров, регистры новых значений входных 2 и выходных
3 сигналов, регистры старых значений входных 4 и выходных 5 сигналов, первый 6 и второй 7 сумматоры по модулю два, первый элемент ИЛИ 8, регистры измененных состояний входных 9 и выходных 10 сигналов., первый
11 и второй )2 блоки памяти, -блок
13 фиксации номеров вычисляемых функ- 30 ций, второй элемент ИЛИ 14, операци онный блок 15, блок 16 синхронизации.
Блок 1 буферных регистров (фиг. 2) содержит две группы элементов И 17 35 и 18, регистр !9 входных сигналов (Р Х „), регистр 20 выходных сигналов (Р 7 д„). Входные сигналы, каждый через соответствующий элемент
И. по сигналу I из блока управле- 4О ния поступают в регистр 19. Выходные сигналы, каждый через соответствующий элемент И, по сигналу из блока управления выдаются из регистра 20. Сигнал Io из блока., управления устанавливает регистры
19 и 20. в нулевое состояние перед началом работы устройства.
Блок 13 фиксации номеров вычисляемых функций (фиг. 3) представляет собой двухступенчатый регистр, каждая ступень которого включает столько триггеров, сколько логических функций хранится в памяти уст" ройства, и содержит. первую группу 55 триггеров 21, первую и вторую группу элементов И 22 и 23, вторую группу триггеров 24, группу элементов за724 !о держки 25, элемент ИЛИ 26, элемент задержки 27.
Операционный блок !5 (фиг. 4 и 5) содержит элемент задержки 28, два триггера .29 и 29, первый элемент
И 30, схему сравнения 31, счетчик
32, дешифратор 33, регистр числа инструкции 34, регистры инструкций 35. первую группу элементов И 36, первую группу элементов ИЛИ 37, регистр операций 38, первый 39 и второй 40 дешифраторы признаков, вторую, третью и четвертую группы элементов
И 41, регистр входных переменных
42, регистр выходных переменных 43, регистр промежуточных переменных 44, первый 45 и второй 46 дешифраторы адреса, пятую, седьмую, девятую группы элементов И 47, шестую, восьмую,десятую группы элементов И 48, вторую, четвертую, шестую группы элементов ИЛИ 49, третью, пятую седьмую группы элементов ИЛИ 50, второй, третий, четвертый элементы И- 51, пятьи», шестой, седьмой элементы И 52, первый и третий элементы ИЛИ 53, с восьмого по четырнадцатый элементы
И 54> второй> четвертый, пятый, шестой элементы ИЛИ 55, пятнадцатый элемент И 56.
Формат инструкции фиг, 6 включает операционную и две адресные час-. ти.
Информация о вычисляемой логической функции поступает в регистр инструкций из второго блока памяти в следующем виде:
Здесь КЧИ - код числа инструкций (код числа равен количеству элементарных операций и It вычисляемой логической функции). Таким образом, разрядность регистра инструкций определяется наибольшим числом элементарных операций и в вычисляемой функции или ислом инструкций по выполнению этих элементарных операций.
Структура j-й инструкции Hj пред" ставлена на. фиг. 6. Инструкция состоит иэ операционной и двух адресных частей.
Операционная часть имеет следующую структуру: 0-й разряд содержит
I!!647?4
Ф в!
? хтр l cj an, и
45 признак выполняемой операции (1 выполняется операция !, С операция : ), l-й и 4-й разряды - признаки вхождения первого и второго операндов соответственно (1 — без ин- 5 версии, 0 — с инверсией), 2™й, 3-й с Г
I и 5-и, 6-и разряды - признаки принадлежности первого и второго операндов соответственно (11 — операнд принадлежит (х;1, 0 - операнд при р надлежит fy ), Ol — операнд является промежуточным результатом) .
Адресная часть имеет следующую структуру: разряды 1 - m первого
/ адреса и разряды 1 - m второго адре- 15 са (ш = 1о8Рр где n — число, Равное наибольшему номеру входных или вы™ ходных переменных) содержит адрес (номер) первого и второго операндов соответственно. 20 е
Алгоритм работы устройства для
I реализации логических функций представлен на фиг ° 7 и поясняет после™ довательность выработки управляющих
/ сигналов ? -Тю, а также действия, 25 производимые по этим сигналам в
< соответствующих блоках устройства.
Блок 16 сицхронизации (фиг. 8)
Ф содержит генератор импульсов 57, триггер 58, элементы И 59 и 59 эле- 30 мент задержки 60, генератор тактовых импульсов 61., инверторы 62 и 62 гь группу элементов И 63.
Устройство работает следующим об™ разом.
Апгоритм работы устройства осно35 ван на выполнении следующей последо-. вательности операций, обеспечивающей вычисление только .тех логических функций из системы логических функ
4а ций (СЛФ), в которые входят перемен-ные, изменившие свои значения:
У ( Ур(„, ), р = l, mF р В; У (С) )р 2 = I н 2FAg z(i) l, m АчВ= С AgB=ф Р где t < — время начала выполнения 50 очередного к-го шага решения уравнений; т х — входные переменные; у — выходные переменные; А †множество индексов выходных 55 б переменных, вычисляемых на; 1 данном к-м шаге и изменяю- . щих свои значения: — множество индексов выходных переменных, переданных с к-1-го шага, и выходных переменных, вычисляемых на данном к-м шаге, но не изменяющих свои значения; С вЂ” множество индексов выходных переменных, в которые входят переменные, изменившие свои значения. Для определения решаемых на текущем шаге работы устройства логических функций необходимо фиксировать старые и новые состояния:входных и выходных:. переменных, для чего вводятся векторы, ч„и w> ст w fw. (1 < j и+m1 .! ) ) w у,n+ l jап+ш У у., п+ 1 Значения элементов векторов ч и w eт ч хранятся в разрядах регистров 4, 5 и 2, 3 соответственно. Векторы w u ст ьт„состоят,каждый из двух компонент: и = („, y„), w„= „, y„) менение значений входных переменных х, поступивших в начале текущего шага, по отношению к входным пере™ менным х, сохранившимся с предыдущего шага, а также изменение значений выходных переменных у, сформи— м ° рованных в конце предшествующего mara и переданных на текущий шаг, по отношению к выходным переменным у сто хранящимся с предшествующего шага (с момента передачи у у на предст шествующем шаге), определяют отличные от 0 значения элементов компонент хи м и.у зм вектора т ° ° и и w. I I е 1 с и + т!. Переменные, измейившие свои значения по отношению к предшествующим значениям, фиксируются единицами в разрядах регист13 1 ров 9 и 10 и опредепяются по следующему правилу Il ст н w w Pt w j 1 n+m 5 ) ° л Выполнение операции суммирования по модулю два осуществляется в устройстве с использованием сумматоров 6 и 7 по модулю два. Для определения номеров функций СЛФ, решающих на те-. кущем шаге, формируется матрица ., вхождения И размерности и х и + ш. Элемент матрицы m равен l если к1 в логическую функцию для вычисления у,входит переменная х, j = 1, и, ! или переменная У, j = п + l, n + Ъ, j -t! ° + m. В противном случае m = О. ! Составленная таким образом матрица вхождений М хранится в блоке памяти Il. Решаемые на текущем шаге логические уравнения определяются отличными от нуля элементами вектора ре- шаемых уравнений II =! . i = I, ml F ) Вектор Wp определяется в результате выполнения операции W!, М х W которая в предлагаемом устройстве реализована применением памяти ассоциативного типа, когда в блоке ll зафиксированы ассоциативные приз наки, соответствующие элементам мат-рицы вхождений. М, и подача на вход блока 11 сигналов с выхода регистров измененных состояний входных и выходных сигналов 9 и 10 позволяет на выходе блока 11 получить значения элементов вектора 1!, которые фиксируются в блоке 13 фиксации номеров вычисляемых логических функций. В соответствии с определенными по приведенному правилу элементами вектора w осуществляется последоваР тельное вычисление логических функ ций по определению значений у.. P если w. О. При этом адрес вычис1 ляемай логической функции однозначно определяется номером разряда блока 13, для которого ч; 11 О. В р соответствии с таким адресом вычисляемая .функция иэ блока памяти 12 передается в операционный блок 15. После того как будут вычислены логические функции, для которых ч 1 О, текущий шаг работы устройства завершается окончанием формирования нового слова выходной инфор мации у и устройство переходит на 164124 прием очереднбго нового слова входной информации х„. Последовательность обработки информации по шагам с момента пуска устройства при W> ô О и наличии вычисляемых функций (случаи 1) И,„= О, 2) И„ф О, вычисляемые функции отсутствуютS2 = Π— не представляют интереса, так как устройство внсвь обращается 10 за входной информацией и подтверждает выходные сигналы дс тех пор, пока не появятся изменения входной информации) можно представить таким образом: 15 о о с о о о и шаг x„л x ct t y„! yc, x» „! y„„.= = О О +ex Ув„!к:= У» 1 i х»з! !! х!! (g хст хвк 90! I i Q Уи м = Ув ® Уст При $! = 1, х ;=х„ = х 0 CT Уст = У„л При S = 1 вычисляем СЛФ ! и формируем уя. ! 1 I хн:= хвкл Увык!= Уи л I киям хн + хст хвк бт хвк л к е у„,„- у е y„y„O у,„, 11pH = 1 ct:=х = хвк и i Уст При S = 1 вычисляем СЛФ и формируем у, ), ilI I I . <л хвл л Увв!к = У» ° »! Iè л Ii! Ii ивм н С ст вк Э вк »i II II (1 Уи!к! = У! О+ Уст Ун Е У» При Я, = 1 хсг = х!! =хвхл !!i I I Ус! = Ун При S = 1 .вычисляем СЛФ фо l-й шаг 1) 2) 20 3) 4) 25 2-й шаг 1) 2) 3) 30 4) 3-й шаг 1) 2) 35 3) 4) 45 III у» 40 и т.д. ! к I Для 3-го шага х„, х„, у„,„, !!1 !! т»вм у„ имеют следующий смысл: ! л х в — входное слово, полученное в в начале текущего (третьего) шага из внешней среды (хвк) ll! It вк х — отражает изменение получен»3tI ного значения х„ по отно-!! шению к значению х, сохранившемуся с предыдущего шага; ln у — отражает изменение сформи-!! зм рованного в конце предыдущего шага значения у" по » отношению к значению у, 55 сохранившемуся с предыдущего шага; — .выходное сло:во, сформиро- . ванное в конце текущего ша4724 !6 сумматоре 6 по модулю два и содержимого регистров 3 и 5 во втором сум-. маторе 7 по модулю два а также ныf дача из блока 1 буферных регистров выходного сигнала, который подтверждает предыдущий сигнал. Если в ре-. ,зультате вновь произведенного сравнения будет выявлено изменение вход-ного сигнала, то на выходе первого элемента ИЛИ 8 появится сигнал S = l ° В этом случае блок 16 синхронизации вырабатывает сигнал I<, по которому производится передача признака из регистров 9 и 10 для обращения к первому блоку памяти ll а из него на вход блока 13 фиксации номеров вычисляемых логических функций выдаются. номера функций, в которые входят переменные, изменившие свои значения. По сигналу I4 осуществляется также передача содержимого регистров 2 и 3 в регистры 4 и 5 соответственно и установка S< = О. С первого. выхода блока 13 информация о наличии вычисляемых функций посту пает на входы второго элемента ИЛИ 14. При наличии вычисляемых функций на выходе второго элемента ИЛИ 14 появляется сигнал S !. Тогда очередной сигнал блока 16 синхронизации (сигнал I ) подается на управляющий вход блока !3. По этому сигналу с третьего выхода блока 13 выдается сигнал выборки функции из BToporo блока памяти 12, а через второй выход блока 13 выдается разрешение на прием результата вычисления функции в тот разряд регистра 3, номер которого соответствует номеру вычисляемой функции. По сигналу I< сбрасывается в "0" счетчик 32 в блоке 15 (см. фиг. 4) и передается содержимое регистров 2 и 3 устройства в регистры 42 и 43 соответственно в блоке IS (см. фиг. 5). Далее по сигналу I< устанавливается н "0" триггер 29 признака S (см; з фиг. 4) . Сигнал I> произнодит прибавление единицы в младший разряд счетчика 32 в блоке 15. По сигналу I < производится опрос схемы сравнения 3! н блоке 15, передача инструкции, номер которой соответствует числу в счетчике 32, которая выбирается дешифратором 33 в блоке 15, на вход операционного блока 15 (см. фиг. 4 и и 5). Дешифратор 33 выбирает также разряд н регистре 44 промежуточных 1!6 га которое в начале следующего шага будет выдано но внешнюю среду как реак7 ция на входное воздействие, поступившее в начале текуще-5 ro шага, По сигналу "Пуск" запускается блок 16 синхронизации и начинает вырабатьгвать управляющие сигналы I -I . Им о ю пульсом Х устанавливаются в исходное !0 состояние нсе схемы устройствасбрасываются в нулевое состояние регистр 19 входньгх сигналов и регистр 20 выходных сигналов (см. фиг.. 2), триггер 29 признака S (см. фиг. 4), I5 регистр 42 входных переменных и регистр 43 выходных переменных (см. фиг. 5), триггеры первой и второй ступени блока 13 фиксации номеров вычисляемых логических функций (см. фиг. 3), регистр 2 ноных значений входного сигнала, регистр 3 новых значений выходного сигнала, регистр 4 старых значений входного сигнала, регистр 5 старых значений выходного д сигнала первый 6 и второй 7 суммато1 ры по модулю дна, регистры изменен ных состояний входных 9 и выходных . 10 сигналон -1см. фиг. 1), устанавливается и единичное состояние триггер 29 признака S > (см. фиг. 4). В начале каждого нового шага (см. фиг. I) н регистре 3 новых значений выходного сигнала записаны значения выходных сигналов соответст- 35 1 вуюшие окончанию предшествующего ша-га> а в регистре 4 старых значений входного сигнала и н регистре 5 старых значений выходного сигнала — началу предшествующего шага. Если пер- 40 вый элемент ИЛИ 8 не зафиксировал из" менений входных и (или) выходных сигналов, т.е. Б = О, если на выходе второго элемейта ИЛИ 14 S = О, то блок 16 синхронизации выдает управля- 4> сигналу I< производится прием очередного нового слова входной информации в блок 1 буферных регистров. Сигналом осуществляется передача входной ин- 50 формации из блока I буферных регистров в регистр 2 новых значений входных сигналон и выходной информации из регистра 3 новых значений выходных сигналов в блок I буферных регистров. По сигналу I производится пооаэояпное сложение по модулю два содержимого регистров 2 и 4 н первом, 17 18 1.1 64724 результатов номер которого соответ-ствует номеру выбранной инструкции, для приема промежуточного результата 11ри отсутствии сигнала с выхода схемы сравнения 31 блок 16 синхронизации вырабатывает сигнал I> по ко-! торому производится занесение пезультата выполненной инструкции в подготовленный для приема разряд ре-. гистра 44 промежуточных реэультатоз. В случае появления сигнала с выхода схемы сравнения 31 устанавливаются в единичное состояние триггеры 29 признаков S и HБ и иэ блока 16 синхронизации выдается сигнал I o, по которому производится занесение результата выполненной инструкции в подготовленный для приема разряд регистра 3 новых значений выходных сигналов устройства (см. фиг. 1), а через соответствующие элементы задержки производится сброс триггера 29 признака S< и триггеров 21 вто-рой ступени в блоке 13. Таким образом, до выдачи сигнала со схемы сравнения 31 производится поочередное выполнение всех инструкций вычисляемой логической функции. При выполнении последней инструкции выдается сигнал со схемы сравнения 31 и результат попадает в регистр 3 новых значений выходных сигналов. Затем процесс вычисления СЛФ повторяется для очередной функции до тех пор, пока не будут вычислены функции. 10 Тогда признак S = 0 и ранее установленный признак Я = 0 переводят блок 16 синхронизации на выдачу сигналов для приема очередного входного и выдачу полученного выходного слова. Останов устройства .происходит при отключении питания. Использование изобретения в сравнении с известными устройствами обеспечивает повышение быстродействия выработки выходных сигналов за счет применения асинхронного принципа обработки входных и выходных сигналов, при котором осуществляется решение только тех логических функций,. в ко2S торые входят входные и выходные переменные, изменившие свои значения.! 64724 queue. 4 1164724 1164724 1164724 Составитель И. Пчелинцев Редактор И. Шубина Техред А.Кикемезей Корректор С.Шекмар Заказ 4188/46 . Тираж 710 Подписное ВНИИПИ Государственного комитета СССР I по делам изобретений и открытий l 13035, Москва, Ж-35, Раушская наб., д, 4/5 Филиал ППП "Патент", г. Ужгород,. ул. Проектная, 4
