Накапливающий сумматор

 

НАКАПЛИВАЮЩИЙ СУММАТОР, каждый разряд которого содержит два мультиплексора, два элемента ИЛИ, элемент И и Т-триггер, выход которого является выходом разряда и подключён к первому входу элемента И и к первым управляющим входам мультиплексоров , вторые управлякнцие входы которых попарно объединены и подключены к информационным входам разряда , информационные входы мультиплексоров подключены к управляющим входам сумматора, выход первого мультиплексора подключен к первому входу первого элемента ШШ,- выход которого подключен к счетному входу Т-триггера , вторые входы первого элемента ИЛИ и элемента И объединены и подключены к ВХОД, переноса разряда, выход-второго мультиплексора подключён к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу элемента. И, о т л и чающийся тем, что, с целью расширения области применения сумматора путем реализации в нем операций десятичной арифметики, в каждый разряд сумматора введены второй и третий элементы И и элемент задержки, выход которого является выходом переноса разряда, а его вход,подключен к выходу второго элемента ИЛИ, третий вход которого подключен к выходу второго элемента И, первый вход которого подключен к выходу Т-триггера, а второй вход второго элемента И подключен к третьему входу первого элемента ИЛИ и выходу третьего элемента И, первый вход которого является входом коррекции разряда, а второй вход подключен к входу разрешения коррекции устройства, кроме того, каждая тетрада сумматора выполнена с узлом коррекции, информационные (О входы которого подключены к выходам второго, третьего и четвертого разрядов тетрады, а выход узла коррекции подключен к входам коррекции второго , третьего и четвертого разрядов тетрады, причем узел коррекции содержит пять элементов И, три элемента ИЛИ и триггер, нулевой вход которого О) О) подключен к управляющему входу устройства , а единичньй - к выходу пео реноса четвертого разряда тетрады, со инверсньй выход триггера подключен ф к первому входу первого элемента И узла коррекции, второй вход которого подключен к первым входам первого элемента ИЛИ и второго элемента И и выходу второго элемента ИЛИ, входы которого подключены к выходам третьего и четвертого элементов И, первые входы которых объединены и подключены к выходу четвертого разряда тетрады , второй вход третьего элемента И подключен к выходу второго разряда

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (!9) {>11

4(5!) G 06 F 7 38

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

И АВТОРСКОМУ СВИДЕТЕЛЬСТВУ!

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3436043/24-24 (22) 07.05.82 (46) 07. 07 . 85, Бюл, У 25 (72) В.Д.Козюминский и А.В.Гурьянов (53) 681.325.5(088.8) (56) 1. Авторское свидетельство СССР

У 571809, кл. G 06 F 7/385, 1975.

2 . Авторское свидетельство СССР

В 595729, кл. G 06 F 7/385, 1975.

3. Авторское свидетельство СССР

У 920708, кл. G 06 F 7/50, 1979 (прототип).. (54) (57) НАКАПЛИВАЮЩИЙ СУМИАТОР, каждый разряд которого содержит два мультиплексора, два элемента ИЛИ, элемент И и Т-триггер, выход которого является выходом разряда и подключен к первому входу элемента И и к первым управляющим входам мультиплексоров, вторые управляющие вхо- . ды которых попарно объединены и подключены к информационным входам разряда, информационные входы мультиплексоров подключены к управляющим входам сумматора, выход первого мультиплексора подключен к первому входу первого элемента ИЛИ; выход которого подключен к счетному входу Т-триггера, вторые входы первого элемента

ИЛИ и элемента И объединены и подключены к вход; переноса разряда, выход второго мультиплексора подключен к первому входу второго элемента ИЛИ, второй вход которого подключен к выходу элемента, И, о т л и— ч а ю шийся тем, что, с целью расширения области применения сумматора путем реализации в нем операций . десятичной арифметики, в каждый разряд сумматора введены второй и третий элементы И и элемент задержки, выход которого является выходом переноса разряда, а его вход подключен к выходу второго элемента ИЛИ, третий вход которого подключен к выходу второго элемента И, первый вход которого подключен к выходу Т-триггера, а второй вход второго элемента И подключен к третьему входу первого элемента ИЛИ и выходу третьего элемента И, первый вход которого является входом коррекции разряда, а второй вход подключен к входу разрешения коррекции устройства, кроме того, каждая тетрада сумматора выполнена с узлом коррекции, информационные входы которого подключены к выходам второго, третьего и четвертого разрядов тетрады, а выход узла коррекции подключен к входам коррекции второго, третьего и четвертого разрядов тетрады, причем узел коррекции содержит пять элементов И, три элемента

ИЛИ и триггер, нулевой вход которого подключен к управляющему входу устройства, а единичный — к выходу переноса четвертого разряда тетрады, инверсный выход триггера подключен к первому входу первого элемента И узла коррекции, второй вход которого подключен к первым входам первого элемента ИЛИ и второго элемента И и выходу второго элемента ИЛИ, входы которого подключены к выходам третьего и четвертого элементов И, первые входы которых объединены и подключены к выходу четвертого разряда тетрады, второй вход третьего элемента И подключен к выходу второго разряда тетрады, а второй вход четвертого элемента И вЂ” к выходу третьего разряда тетрады, выходы второго элемента

И и первого элемента ИЛИ подключены соответственно к входам коррекции четвертого и третьего разрядов тетрадЫ, а их входы подключены к прямому выходу триггера и первому входу пятого элемента И, второй вход которого

1166096 подключен к инверсному выходу Т-тригг ера четв ерто го раз ряда тетрады, выход пя то го элемен та И подключен к первому входу третьего элемента HJlH, второй вход которого подключен к выходу первого элемента И, à его выход подключен к входу коррекции второго разряда .тетрады устройства.

Изобретение относится к вычислительной технике и предназначено для арифметической и логической обработ.ки двоичных и двоично-десятичных чисел.

Известны устройства для сложения нескольких чисел, содержащее двухвходовые сумматоры, регистры и группы элементов И (1) .

Однако эти устройства не реализуют операций над двоично-десятичными кодами.

Известно также устройство для сложения двоично-десятичных кодов, содержащее тетради сумматора, цепи пе15 реноса, регистр слагаемого, блок управления и блок коррекции (2) .

Это устройство реализует, операцию сложения двух двоично-десятичных чисел и не позволяет складывать три

20 двоично-десятичных кода.

Наиболее близким по технической сущности к изобретению является устройство, каждый разряд которого содержит два мультиплексора, два элемента

ИПИ, элемент И и Т-триггер, выход которого является выходом разряда и подключен к первому входу элемента И и к первым управляющим входам мультиплексоров, вторые управляющие входы которых попарно объединены и подключены -к информационным входам разряда, информационные входы мультиплексоров подключены к управляющим входам сумматора, выход первого мультиплексора подключен к первому входу первого З5 элемента ИЛИ, выход которого подключен к счетному входу Т-триггера, вторые входы первого элемента ИЛИ и элемента И объединены и подключены к входу переноса разряда, выход второго мультиплексора подключен к перному входу второго элемента ИЛИ, второй вход-которого подключен к выходу элемента И, а его выход является выходом переноса разряда (3) .

Известное устройство путем настройки реализует любые операции типа F f (х,,..., х„)+Г (х„,..., х„)+ произвольные логические функции аргументов х,..., х„. Устройство реализует указанные операции .только над двоичными числами и не реализует операций над двоично-десятичными числами, что ограничивает область его применения.

Цель изобретения — расширение области применения накапливающего сумматора путем реализации в нем операций десятичной арифметики.

Поставленная цель достигается тем, что в накапливающий сумматор, каждый разряд которого содержит два мультиплексора, два элемента ИЛИ, элемент И и Т-триггер, выход которого является выходом разряда и подключен к первому входу элемента И и к первым управляющим входам мультиплексоров, вторые управляющие входы которых попарно объединены и подключены к информационным входам разряда, информационные входы мультиплексоров подключены к управляющим входам сумматора, выход первого мультиплексора подключен к первому входу первого элемента ИЛИ, выход которого подключен к счетному входу

Т-триггера, вторые входы первого элемента ИЛИ и элемента И объединены и подключены к входу переноса разря1166 да, выход второго мультиплексора подключен к первому Dxogy второго элемента ИЛИ, второй вход которого подключен к выходу элемента И, введены в каждый разряд сумматора второй и третий элементы И и элемент задержки, выход которого является выходом переноса разряда, а его вход подключен к выходу второго элемента

ИЛИ, третий вход которого подключен 10 к выходу второго элемента И, первый вход которого подключен к выходу ю

Т-триггера, а второй вход второго элемента И подключен к третьему входу первого элемента ИЛИ и выходу тре- 15 тьего элемента И, первый вход которого является входом коррекции разряда, а второй вход подключен к входу разрешения коррекции устройства, кроме того, каждая тетрада сумматора выпол- 0 иена с узлом коррекции, информационные входы которого подключены к выходам второго, третьего и четвертого разрядов тетрады, а выход узла корРекции подк чен к входам коррекции 25 второго, третьего.и четвертого разрядов тетрады, причем узел коррекции содержит пять элементов И, три эле- мента ИЛИ и триггер, нулевой вход которого подключен к управляющему 30 входу устройства, а единичный — к выходу переноса четвертого разряда тетрады, инверсный выход триггера подключен к первому входу .первого элемента И узла коррекции, второй вход которого подключен к первым входам первого элемента ИЛИ и второго элемента И и выходу второго элемента

ИДИ, входы которого подключены к выходам третьего и четвертого элементов 40 . И, первые входы которых объединены и подключены к выходу четвертого разряда тетрады, второй вход третьего элемента И подключен к выходу второго разряда тетрады, а второй вход 45 четвертого элемента И вЂ” к выходу третьего разряда тетрады, выходы второго элемента И и первого элемента

ИЛИ подключены соответственно.к входам коррекции четвертого и третьего 50 разрядов тетрады, а их входы подключены к прямому выходу триггера и пер- вому входу пятого элемента И, второй вход которого подключен к инверсному выходу Т-триггера четвертого разряда 55 тетрады, выход пятого элемента И под- ключен к первому входу третьего элемента ИЛИ, второй вход которого под096 4 ключен к выходу первого . цемента И, а его выход подключен к входу коррекции второго разряда тетрады устройства.

На чертеже дана схема тетрады разрядов накапливающего сумматора для п--3.

Устройство содержит разряды 1 — 4, узел 5 коррекции, информационные входы 6 — 13, вход 14 переноса, выход

15 переноса, группу настроечных входов 16, вход 17 разрешения коррекции, вход 18 установки узла 5 коррекции в исходное состояние, входы 19 — 22 сигналов коррекции, выходы 23 — 26 тетрады, выходы 27 — 29 узла 5 коррекции, вход 30 разрешения выполнения

oneрации. Схема разряда 1 содержит мульТиплексоры 3 1 и 32, элементы

ИЛИ 33 и 34, элементы И 35 — 37, элемент 38 задерюси и Т-триггер 39.

Схема узла 5 коррекции содержит элементы И 40 — 44, элементы ИЛИ 45—

47 и триггер 48.

Устройство работает следующим образом.

Накапливающий сумматор реализует путем настройки любые операции типа

F1(А, В, C)+F (A, В, C)+F5(A, В, С), где А,  — входные двоичные или двоично-десятичные числа; С вЂ” двоичное число, определяемое состоянием триггеров устройства; F(A, В, С) — произвольная логическая функция трех переменных над числами А, В и С.

Oneрация арифметического сложения результатов трех логических операций F) Fz u Fg выполняется В уст ройстве как по правилам двоичной,. так и по правилам десятичйой арифметики.

При обработке двоичных чисел сигнал разрешения коррекции U 0. Для настройки устройства на выполнение. требуемой операции S--F +F - F5 мультиплекcop 31 настраивается на реализацию логической функции возбуждения триггера <у =F O F ОЕЭС, мультиплексор 32 — на реализацию логической функции переноса PJ =Р F,Ч F F V

МГ Р . Например, для настройки устройства на выполнение операции

S=F1+7. +Р3=А+(А В)+ВС, необходимо настроить мультиплексор

31 на реализацию логической ункции (f =F О F,QF ЯС=АО (АчВ)ОВЮС=-ЛВ ВС, а мультиплексор 32 — на реалп зацню логической функции

5 11660

P =A(AV8) чАВС (А vB) ВС=-AvRC.

Настройка мультиппексоров 31 и 32 осуществляется подачей на группу управляющих входов 16 устройства сигналов настройки U которые равны для каждого из мультиплексоров значению реализуемой им логической функции на i-м наборе переменных А, В и С.

После настройки устройства для выполнения операции подается сигнал раз- 10 решения выполнения операции Т, и в результате на выходе мультиплексоров.

31 и 32 формируются сигналы, значение которых определяется реализуемой логической функцией: Ч вЂ” для мульти- 15 плексора 31 и P — для мультиплексора 32. Сигнал (P через элемент ИЛИ 33 поступает на счетный вход Т-триггера 39 и, если с =1, переводит его в новое состояние. Сигнал /5 через элемент ИЛИ 34 и элемент 38 задержки поступает на выход переноса разряда, соединенного с входом переноса следующего разряда. Входной сигнал пе— реноса разряда через элемент ИЛИ 33 25 поступает на счетный вход Т-триггера 39 и на вход элемента И 35, на выходе которого вырабатывается сигнал переноса при условии, что состояние

Т-триггера 39 единичное. Для исключе-щ ния эффекта гонок, возникающего в схеме разряда вследствие цепи обрат— ной связи, образованной подключением выхбда триггера к входу мультиплексора и входу элемента И 35, длительность сигнала разрешения выполнения операции и входного сигнала переноса должна быть не более величиныс з + зз, л n

33 3 где и э — время переключения элемента ИЛИ 39 и Т-триггера 39. Для 411 исключения эффекта гонок возможно также использование Т-триггера с двухступенчатой структурой. Элемент 38 задержки обеспечивает задержку выход.ного .сигнала переноса по отношению к сигналу с для обеспечения раздельного во времени воздействия этих сигналов на счетный вход триггера. Результат операции в виде двоичных сигналов С -С4. снимается с выходов 23 — gp

26 устройства.

При обработке двоично-десятичных чисел после окончания распространения сигналов переноса в устройстве

96 6 на его управляющий вход 17 подается импульсный сигнал коррекции !„=1, Этот сигнал открывает элементы И 37 разрядов и разрешает прохождение сигналов коррекции К < — К, на входы элементов ИЛИ 33 и И 36 каждого разряда. В результате код коррекции арифметически суммируется с ранее полученным результатом, хранимым .в Т-триггерах 39 разрядов устройства. Форми— рование сигналов коррекции К вЂ” К про2 4 исходит в узле 5 коррекции. Как следует из схемы узла 5 коррекции, сигналы коррекции формируются в соответствии с логическими выражениями

К2= (С4 С ч С4С ) Р4ч Р С4, К -С,С, С,С Р4

К =0 где С, С, С вЂ” сигнал на прямом выходе Т-триггера 39 соответственно второго, третьего и четвертого разрядов тетрады, а Р4 — сигнал на выходе переноса четвертого разряда тетрады.

Эти сигналы образуют двоичный код коррекции К К4 K> K K>. Если при сложении трех двоично-десятичных чисел оказывается, что результат С =

=С4С С С,больше 9 (т.е. больше кода

С= 1001) и Р4 =О, то вырабатывается . код коррекции К=0110. Если СО 001 и Р =1, то К=0110. Если С>1001 и

Р1=1, то код коррекции К=1100. При, выполнении операций над двоично-десятичными числами перед выполнением операции триггер 48 узла 5 коррекции дожкен устанавливаться .в нулевое состояние сигналом П, подаваемым

0э на вход 18 устройства.

Таким образом, накапливающий сумматор реализует любые операции

С)+Р (A B, C)+F (A, как над двоичньпи, так и двоично-десятичными кодами, что значительно расширяет область применения устройства.

Технико-экономический эффект изобретения по сравнению с известным устройством заключается в расширении области его применения эа счет возможности реализации операций не только над двоичными, но и над двоичнодесятичными кодами.

1 166096

Составитель Е .Целовальников

Редактор Г.Волкова Техред А.Бабинец

Корректор Е.Сирохман

Подписное

Филиал ППП "Патент", r.Óæroðîä, ул.Проектная, 4

Заказ 43.10/43 Тираж 710

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-.35, Раушская наб, д. 4/5