Вычислительное устройство

 

1. ВЫЧИСЖТЕЛЬНОЕ УСТРОЙСТВО , содержащее первьй, второй, третий и четвертый блоки регистров, первый , второй, третий и четвертый коммутаторы , первьй, второй и третий сумматоры-вычитатели, вычитатель, первый сумматор и блок управления,, причем последовательный выход первого блока регистров соединен с первым информационным входом первого сумматора, информадаонный выход которого соединен с первым выходом результата устройства, выход первого коммутаторй соединен с вторым информационным входом первого сумматора , информахщонньй выход первого сумматора-вычитателя соединен с вторым информационным вькодом результата устройства и последовательным входом второго блока регистров , первьй информационньй вход второго сумматора-вычитателя соединен с выходом четвертого коммутатора, первьй информационньй вход третьего сумматора-вычитателя - с последовательным выходом четвертого блока регистров, а второй информационньй вход третьего сумматора-вычитателя с первым информационным входом .устройства , отличающееся тем, что, с.целью повышения быстродействия за счет параллельной обработки кодов, оно содержит пятьй, шестой и седьм.ой блоки регистров, пятьй коммутатор, первьй, второй, третий и четвертьй элементы задержки , первьй, второй, третий и четвер .тьй коммутаторы кодов, с четвертого по восьмой сумматоры-нычитатели, причем параллельньй информационньй выход первого блока регистров соединен с параллельным информационным входом пятого блока регистров, параллельньй информационньй выход котоКЛ рого соединен с информационным входом первого коммутатора, параллельньй информационньй выход второго g блока регистров соединен с параллельным информационным входом шестого блока регистров, параллельньй информа1щонньй выход которого соеди&0 СГ нён с информационными входами третьего , и четвертого коммутаторов, параллельньй информационньй выход третьего блока регистров соединен с параллельным информационн№4 входом седьмого блока регистров, тараллельньй информационньй выход которого соединен с информационными входами второго и пятого коммутаторов, выход второго коммутатора соединен с первым информационным входом первого коммутатора кодов, второй информационный вход которого соединен с выходом первого элемента задержки , выход первого коммутатора кодов соединен с первым информационным входом шестого сумматора-вычи

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИН

4(51) Г 06 F 7/38

Ф ф p, °, (а. г описания изоБРКТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ (21) 3340292/24-24 (22) 22.09.81 (46) 23. 01. 85. Бюл. P.- 3 (72) В.В.Владимиров, F..È.Äóõíè÷, П.П.Заярный, В.А.Митраков и Б.К.Орлов (71) Новороссийское высшее инженерное морское училище

Ъ (53) 681.327(088.8) (56) 1. Авторское свидетельство СССР

9 445042, кл. G 06 F 7/38, 1973.

2. Авторское свидетельство СССР

У 538363, кл. G 06 F 7/38, 1976 . (прототип). (54) (57) 1. ВЬИИСЛИТЕЛЬНОЕ УСТРОЙСТВО, содержащее первый, второй, третий и четвертый блоки регистров, первый, второй, третий и четвертый коммутаторы, первый, второй и третий сумматоры-вычитатели, вычитатель, первый сумматор и блок управления,, причем последовательный выход первого блока регистров соединен с первым информационным входом первого сумматора, информационный выход которого соединен с первым выходом результата устройства, выход первого коммутатора соединен с вторым информационным входом первого сумматора, информационный выход первого сумматора-вычитателя соединен с вторым информационным выходом результата устройства и последовательным входом второго блока регистров, первый информационный вход второго сумматора-вычитателя соединен с выходом четвертого коммутатора, первый информационный вход третьего сумматора-вычитателя — с последовательным выходом четвертого блока регистров, а второй информационный

„SU, 1 36147 А вход третьего сумматора-вычитателя с первым информационным входом .устройства, о т л и ч а ю щ е е с я тем, что, с.целью повышения быстродействия за счет параллельной обработки кодов, оно содержит пятый, шестой и седьмой блоки регистров, пятый коммутатор, первый, второй, третий и четвертый элементы задержки, первый, второй, третий и четвер.тый коммутаторы кодов, с четвертого по восьмой сумматоры-нычитатели, причем параллельный информационный выход первого блока регистров соеди- нен с параллельным информационным входом пятого блока регистров, параллельный информационный выход которого соединен с информационным входом первого коммутатора, параллельный информационный выход второго блока регистров соединен с параллель- Я

Мю ным информационным входом шестого блока регистров, параллельный информационный выход которого соединен с информационными входами третьего,и четвертого коммутаторов, параллельный информационный выход третьего блока регистров соединен с параллельным информацйонньж входом седьмого блока регистров, параллельный информационный выход которого соединен с информационными входами второго и- пятого коммутаторов, выход второго коммутатора соединен ф с первым информационным входом первого коммутатора кодов, второй информационный вход которого соединен с выходом первого элемента saдержки, выход первого коммутатора кодов соединен с первым информационным входом шестого сумматора-вычи136147

35

50

1 тателя, выход третьего коммутатора соединен с первым информационным входом второго коммутатора кодов, второй информационный вход которого соединен с выходом второго элемента задержки, выход второго коммутатора кодов соединен с информационным входом седьмого сумматора-вычитателя, выход четвертого коммутатора соединен с первым информационным входом третьего коммутатора кодов, второй информационный вход которогосоединен с выходом третьего элемента задержки, информационный вход которого соединен с выходом старшего разряда четвертого коммутатора, выход пятого коммутатора соединен с первым информационным входом четвертого коммутатора кодов, второй информационный вход которого соединен с выходом четвертого элемента задержки, информационный вход которого соединен с выходом старшего разряда пятого коммутатора, выходы третьего и четвертого коммутаторов кодов соединены с первыми информационными входами соответственно четвертого и первого сумматоров-вычислителей, последовательный вход первого блока регистров соединен с информационным выходом первого сумматора, последовательный информационный выход второго блока регистров соединен с вторым информационным входом седьмого сумматора-вычитателя, информационный выход которого соединен с первым информационным входом пятого сумматора-вычитателя, информационный выход которого соединен с вторым информационным входом первого сумматора-вычитателя, последовательный выход третьего блока

:регистров соединен с вторым информационным входом шестого сумматоравычитателя, информационный выход которого соединен с вторым информационным входом второго сумматора-вычитателя, информационный выход которого соединен с вторым информационным входом четвертого сумматоравычитателя, информационный выход которого соединен с последовательным информационным входом третьего блока регистров и третьим информационным выходом устройства, информационный выход пятого коммутатора соединен с вторым информационным входом пятого сумматора-вычитателя, вход

55 первого элемента задержки соединен с выходом старшего разряда второго коммутатора, информационный вход второго элемента задержки соединен с выходом старшего разряда третьего коммутатора, информационный выход третьего сумматора-вычитателя соединен с первым информационным входом восьмого сумматора-вычитателя, ин-. формационный выход восьмого сумматора-вычитателя соединен с четвертым информационным выходом устройства, с первыми информационными входами вычитателя и второго сумматора и с последовательным информационным входом четвертого блока регистров, вторые информационные входы восьмого сумматора-вычитателя и вычитателя соединены соответственно с вторым и третьим информационными входами уст-. ройства, второй информационный вход второго сумматора соединен с треть- ° им информационным входом устройства, информационные выходы второго сумматора и вычитателя соединены соответственно с пятым и шестым информационными выходами устройства, причем первый вход блока управления подключен к первому информационному выходу первого сумматора, второй вход блока управления подключен к второму информационному выходу четвертого сумматора-вычитателя, третий вход блока управления подключен к выходам знаковых разрядов вычитателя, второго сумматора и восьмого сумматора-вычитателя, выход блока управления соединен с управлякнцими входами первого, второго, третьего, четвертого, пятого, шестого и седьмого блоков регистров первого, второго, третьего, четвертого и пятого коммутаторов, первого, второго, третьего и четвертого элементов задержки, первого, второго, третьего и четвертого коммутаторов кодов, I

& первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого сумматоров-вычитателей.

2. Устройство по и. 1, о т л и— ч а ю ш е е с я тем, что первый, второй, третий и четвертый блоки регистров содержат и параллельно соединенных сдвиговых регистров (й

1, 2, ..., 1, где % — разрядность операндов}, входы первого, второго, третьего и четвертого блоков регистров соединены с, соответствуюшими

1 последовательными входами блоков регистров, последовательНые выходы сдвиговых регистров первого, второго, третьего и четвертого блоков регистров соединены с последовательными выходами соответствующих блоков регистров, параллельные выходы сдвиговых регистров первого, второго, третьего и четвертого блоков регистров соединены с параллельными выходами соответствующих блоков регистров, а пятый, шестой и седьмой блоки регистров содержат в парал136147 лельно соединенных сдвиговых регистров (= 1, 2, ..., k, где разрядность операндов), причем параллельные входы сдвиговых регистров соединены с параллельными входами соответственно пятого, шестого и седьмого блоков регистров, выходы старших разрядов n -ro сдвигового регистра пятого, шестого и седьмого блоков регистров соединены с после- . довательными входами каждого сдвигового регистра соответственно в пятом, шестом и седьмом блоках регистров.

Изобретение относится к цифровой вычислительной технике и предназначено для вычисления тригонометрических функций и преобразования координат. 5

Известны устройства, работающие по алгоритму Волдера и содержащие регистры, сумматоры †вычитате, обработка информаций в которых ведется по четырем каналам f1). l0

Наиболее близким по технической сущности к изобретению является устройство, содержащее регистры, сумматоры, вычислитель, коммутаторы и сумматоры †вычитате. Устройство 15 работает по алгоритму двойных итераций и предназначено для вычисления тригонометрических функций и преобразования координат (2).

Недостатком известных устройств 20 является их низкое быстродействие.

Цель изобретения — повышение быст

;родействия устройства за счет параллельной обработки информации в каждом из каналов. 25

Поставленная цель достигается тем, что вычислительное устройство, содержащее первый, второй, третий и четвертый блоки регистров, первый, второй, третий и четвертый коммута- 30 торы, первый, второй и третий сумматоры-вычитатели, вычитатель, первый сумматор и блок управления, причем последовательный выход первого блока регистров соединен с первым информационным входом первого сумматора, информационный выход которого

2 соединен с первым информационным выходом резуль гата устройства, выход первого коммутатора соединен с вторым информационным входом первого сумматора, информационный выход первого сумматора-вычитателя соединен с вторым информационным выходом результата. устройства и последовательным входом второго блока регистров, первый информационный вход второго сумматора-вычитателя соединен с выходом четвертого коммутатора, первый информационный вход третьего сумматора-вычислителя — с последовательным выходом четвертого блока регистров, а второй информационный вход третьего сумматора-вычитателя " с первым информационным входом устройства, дополнительно содержит пятый, шестой и седьмой блоки регистров, пятый коммутатор, первый, второй, третий и четвертый элементы задержки, первый, второй, третий и четвертый коммутаторы кодов, с четвертого по восьмой сумматоры-вычитатели, причем параллельный информационный выход первого блока регистров соединен с параллельным информационным входом пятого блока регистров, параллельный информационный выход которого соединен с информационным входом первого коммутатора, параллельный информационный выход второго блока регистров соединен с параллельным информационным входом шестого блока регистров, параллельный информационный выход которого

40

55

3 1 соединен с информационными входами третьего и четвертого коммутаторов, параллельный информационный выход третьего блока регистров соединен с параллельным информационным входом седьмого блока регистров, параллельный информационный выход которого соединен с информационнымт входами второго и пятого коммутаторов, выход второго коммутатора соединен с

t первым информационным входом первого коммутатора кодов, второй ин„формационный вход которого соединен с выходом первого элемента задержки, выход первого коммутатора кодов соединен с первым информационным входом шестого сумматора-вычитателя, выход третьего коммутатора соединен с первым информационным входом второго коммутатора кодов, второй информационный вход которого соединен с выходом второго элемента задержки, выход второго коммутатора кодов соединен с информационным входом седьмого сумматора-вычитателя, выход четвертого коммутатора соединен с первым информацйонным входом третьего коммутатора кодов, второй информационный вход которого соединен с выходом третьего элемента задержки, информационный вход которого соединен с выходом старшего разряда четвертого коммутатора, выход пятого коммутатора соединен с первым информационным входом четвертого коммутатора кодов, второй информационный вход которого соединен с выходом четвертого элемента задержки, информационный вход которого соединен с выходом старшего разряда пятого коммутатора, информационные выходы третьего и четвертого коммутаторов кодов соединены с первыми информационными входами соответственно четвертого и первого сумматоров-вычитателей, последовательный информационный вход первого блока регистров соединен с информационным выходом первого сумматора, последовательный информационный выход второго блока регистров соединен с вторым информационным входом седьмого сумматора-вычитателя, информационный выход которого соединен с первым информационным входом пятого сумматора-вычитателя, информационный выход которого соединен с вторым информационным входом перво136147 4

ro сумматора-вычитателя, последова.тельный информационный выход третьего блока регистров соединен с вторым информационным входом шестого сумматора-вычитателя, информационный выход которого соединен с вторым информационным входом второ о сумматора-вычитателя, информационный выход которого соединен с вторым информационным входом четвертого сумматоравычитателя, информационный выход которого соединен с последовательным информационным входом третьего блока регистров и третьим информационным выходом устройства, информационный выход пятого коммутатора соединен с вторым информационным входом пятого сумматора-вычитателя, информационный вход первого элемента задержки соединен с выходом старшего разряда второго коммутатора, информационный вход второго элемента задержки соединен с выходом старшего разряда третьего коммутатора, информационный выход третьего сумматоравычитателя соединен с первым информационным входом восьмого сумматора-вычитателя, информационный выход восьмого сумматора-вычитателя соединен с четвертым информационным выходом устройства, с первыми информационными входами вычитателя и второго сумматора и с последовательным информационным входом четвертого блока регистров, вторые информационные входы восьмого сумматора-вычитателя и вычитателя соединены соответственно с вторым и третьим информационными входами устройства, второй информационный вход второго сумматора соединен с третьим информационным входом устройства, инфор-. мационные выходы второго сумматора и вычитателя соединены соответственно с пятым и шестым информационными выходами устройства., причем первый вход блока управления подключен к первому информационному выходу первого сумматора, второй вход блока управления подключен к второму информационному выходу четвертого сумматора-вычитателя, третий вход, блока управления подключен к выходам знаковых разрядов вычитателя, второ- го сумматора и восьмого сумматоравычитателя, выход блока управления соединен с управляющими входами первого, второго, третьего, четвертого, 1136147

ЗО пятого, шестого и седьмого блоков регистров первого, второго, третьего четвертого и пятого коммутаторов. первого, второго, третьего и четвертого элементов задержки, первого, 5 второго, третьего и четвертого коммутаторов кодов, первого, второго, третьего, четвертого, пятого, шестого, седьмого и восьмого сумматороввычитателей. 10

При этом первый, второй, третий и четвертый блоки регистров содержат параллельно соединенных сдвиговых регистров (1 = 1, 2, ..., %, где k — разрядность операндов), входы 15 первого, второго, третьего и четвертого блоков регистров соединены с соответствующими последовательными входами блоков регистров, последовательные выходы сдвиговых регистров 20 первого, второго, третьего и четвертого блоков регистров соединены

1 с последовательными выходами соответствующих блоков регистров, парал лельные выходы сдвиговых регистров первого, второго, третьего и четвертого блоков регистров соединены с параллельными выходами соответствующих блоков регистров, пятый, шестой и седьмой блоки регистров содержат и параллельно соединенных сдвиговых регистров (n = 1, 2, ..., k„ где 1< â разрядность операндов), причем параллельные входы сдвиговых регистров соединены с параллельными 35 входами соответственно пятого, шестого и седьмого блоков регистров, выходы старших разрядов n --го сдвигового регистра пятого, шестого и седьмого блоков регистров соединены 40 с последовательными входами каждого сдвигового регистра соответственно в пятом, шестом и седьмом блоках регистров.

На фиг. 1 представлена структур- 45 ная схема вычислительного устройства; на фиг. 2 — пример преобразования последовательного кода в код, представленный последовательными и-разрядными группами для случая

N = 12 и n= 3; на фиг. 3 — пример, иллюстрирующий сдвиг (задержку) на один разряд влево числа, представленного последовательными п -разрядными группами; на фиг. 4 — функциональная схема коммутатора кодов; на фиг. 5 — блок-схема алгоритма функционирования блока управления.

-2(+ ) - -(+1). х. =х.- . .х.2 —.y. ; 2 - „+„,2

1+2 1 1+1 1

=8 +of у - -8 -d,.

) 1+ i+s i+3 " +4 i+s i+s где y,; g; q 8; — значения координат и угла на 1-м шаге;

Ы. = arctic 2 — угловая noci тоянная; („. = sign 8 (j =, i+1,... );

1=0,2,4,..., М а также по алгоритму двойных шагов:

-2 -(i+ 1)

У v 2 + х2

-21 -(i+1) х. = х.— х. 2 - -ч.2; (2) -Xi

2. =2.+2. 2

1 1 1

8. „=8+(.g (2) Блок управления может быть выполнен в виде блока с микропрограммным управлением.

BY (фиг. 1) содержит с первого по седьмой блоки 1-7 регистров, с первого по пятый коммутаторы 8-12, с первого по четвертый элементы 1316 задержки, с первого по четвертый коммутаторы 17-20 кодов, с первого по восьмой сумматоры-вычитатели 21-.

28, вычитатель 29, первый и второй сумматоры 30 и 3 1, блок 32 управления.

Для преобразования кодов (фиг.2) сдвиговый регистр разделен на части

1, II u III. Коммутатор кодов (фиг.4) содержит первый-третий элементы

HE 33-35, первый-третий элементы

И-ИЛИ 35-38.

Разрядность линеек равна N / n (М вЂ” разрядность чисел) и информация в них размещается таким образом, что в каждом такте сдвига на последовательных выходах линеек появляется в очередных разрядов информации.

Сумматоры, вычитатель и сумматорывычитатели также выполнены и -разрядными. Вычисления в BY производятся по алгоритму двойных итераций:

-(2i+1) - Ф ) . ч - . (.j 2 .+ х 2 +f. «2

1 2

7 1136

Sign (; - ; ) при вычислении арксинуса; ; = -Sign ч; при вычислении арктангенса;

1, 2, ее.) и ° . 5

Обработка информации по 0 разряI дов при сдвиге чисел на коммутаторах íà i,. 1 + 1, 2i и 2 + 1 разрядов приводит к необходимости перестановки знаковых разрядов от итерации к итерации как между отдельными линейками регистра, так и по разрядам линеек. Это в свою очередь при одновременной записи результатов итераций в регистры BY приводит к черезмерному усложнению коммуматоров. Дополнительные регистры выполняют функции размножения знаков без усложнения коммутаторов.

Дополнительные элементы задержки осуществляют, задержку старшего разряда и --разрядной группы на один такт. Блоки перестановки разрядов совместно с элементами задержки осуществляют сдвиг выходных п-разрядных кодов коммутаторов на один разряд влево следующим образом: первый — (n — 1)-й разряды коммутируются на место второго — и -го разрядов соответственно, а и -Й разряд 30 через элемент задержки на место первого разряда. Таким образом, по1 леченные на коммутаторах сдвиги на (2 i + 1) и на -(i + 1) разрядов преобразуется к сдвигам на -2i и З5 на - i разрядов соответственно.

Для выдачи операндов 2, у, х

9 последовательнь1ми (следующими одна за другой) .п -разрядными группами обычный последовательный (сдви- 4о говый) М вЂ” разрядный регистр (М разрядность операндов) разделяется на и частей, разрядность каждой из которых равна и /h .

Для преобразования {фиг. 2) обыч- 45 ный сдвиговый регистр разделяется на й= 3 части (r, ti и fry), разрядность каждой из которых равна М/h =

= 4. Число в регистр записывается как показано на фиг. 2. Нумерация so разрядов дана, начиная с младших.

При показанной (фиг. 2) компоновке частей f-fff регистра в каждом такте сдвига выдается h очередных разрядов числа. 5

Сдвиг в используемых в устройстве регистрах ничем не отличается от сдвига в обычном последовательном

147 регистре и осуществляется, также, как и в известном устройстве с помощью вырабатываемых в блоке управления синхросерий, подаваемых на синхровходы регистра.

Сдвиг на один разряд влево осуществляется с помощью однотактового элемента задержки (блоки 15 и 16), служащие для преобразования кода

А 2 <2" ++ в код А.2, и блоки 13 и 14, служащие для преобразования кода А 2 +"!ц код А. 2 . Для сдвига

1-й разряд группы перестанавливается на место (> + 1)-ro разряда той же группы (фиг. 3) при j= 1 †: (n -1), а. и -й разряд через однотактный элемент задержки переходит на место первого разряда следующей группы.

В коммутаторе 17 кодов (фиг. 4) элементы НЕ 33-35 используются при работе сумматора-вычислителя 21 в режиме вычитания. При этом разность

А-В заменяется суммой А + (8) „, а дополнительный код f83 + „ формируется как поразрядная инверсия кода В с добавлением в режиме вычитания на вход переноса младшего разряда сумматора-вычитателя. При вычислении по алгоритму (1) элементы И-ИЛИ управляются иэ устройства управления потенциалом Е. = + 1 или „ = -1

11 и на вход сумматора-вычитателя 21 коммутируется прямой или инверсный код числа х. 2 . При вычислении по алгоритму (21 потенциалы Е. на коммутаторы 17 и 18 из устройства не поступают, элементы 36-38 И-ИЛИ закрываются и входы х; 2 и „. 2 . сумматоров-вычитателей 21 и

27 отключаются. По аналогичному принципу построены коммутаторы 19 и 20 кодов, с той разницей, что элементы И-ИЛИ содержат по три двухвходовых схемы И. При вычислении по алгоритму (1) отключаются вырабатываемые в блоке управления потенциалы, управляющие коммутацией на сумматоры-вычислители 24 и 21 членов 1. 2-(21+1! и „. 2Ч "" алго1 1 ритма (2), а при вычислении по ал-горитму (2) отключаются потенциалы,. управляющие коммутацией на суммато-, -(2 1 ры-вычитатели 24 и 21 членов „2 и к, 2 (2 +"! алгоритма, (1).

Основные функции блока управления заключаются в следующем: выраб отка тактирующей серии сдвига информации в блоках 1-7 регистров

136147 10

40 формация также выдается и -разрядны9 1 (выдается непрерывно); выработка синхросерии тактирования элементов

13-16 задержки, выполненных Hà D— триггерах (выдается непрерывно); выработка сигналов записи начальных значений координат и угла в блоки

1-4 регистров; выработка сигналов перезаписи информации в блоки 5-7 регистров из блоков 1-3 регистров (ПЗХ, ПЗУ, ПЗ ) формирование потенциалов номера итерации (кода итерации) для управления коммутаторами 8-12.

Если коммутаторы выполнены на элементах И, объединенных схемой

ИЛИ, вырабатывается номер итерации.

Если коммутаторы выполнены на селекторах-мультиплексорах, вырабатывается код итерации, соответствующий типу селектора, формирование потенциалов Ff;, F„-+„и 11 1 1+1 у управляющих работой коммутаторов

17-20 кодов и сумматорами-вычитателями 21-28. Причем, как видно из алгоритмов (1) и (2) и описания выполнения вычислений в устройстве, эти потенциалы можно объединить в три группы. В первой группе — потенциал управления коммутаторами 17 и

19 кодов,и сумматорами-вычитателями

21 и 24

УП 1 = ; Ц+„, в алгоритме (1)

1, в алгоритме (2) .

Причем в первом случае коммутатор кодов пропускает код,сдвинутый на (2 i + I) разрядов, во втором — на

2 разряда. Во второй группе — потенциал управления сумматорами-вычитателями 22 и 25

УП 2 = (+ в алгоритме (1)

Р., в алгоритме (2). т1

1О

30 выработки потенциалов УП1-УПЗ определена блок-схемой алгоритма функционирования блока управления.

Устройство работает следующим образом.

Начальные значения координат х и угла 8 заносятся в блок

1-4 регистров соответственно. В начале каждой итерации координаты

2;, 3; и х< перезаписываются в блоки 5-7 регистров соответственно.

В каждом такте работы устройства содержимое блоков 1-4 регистров выдается и --разрядными группами на входы сумматоров 30 и сумматороввычитателей 24, 26 и 23 ° В блоках

5-7 регистров в каждом такте работы, также как и в блоках 1-4 регистров производится сдвиг информации на один разряд, а в блоке регистров в целом — на и разрядов. Одновременно в каждом такте содержимое старшего разряда и -го сдвигового регистра блоков 5-7 регистров (знак числа) перезаписывается по последовательным сдвиговым входам в 1 -и данных регистров. Таким образом обеспечивается размножение .знака, необходимое для коммутаторов 8-12, а старшие разряди блоков 1-3 регистров остаются свободными для записи результатов текущей итерации (Z; z, у;+„

Х 1+„ ).

На коммутаторе 8 формируется значение z; 2, на коммутаторах

10-11 — y ° ? (2" + 1 и х. 2-(2+ 1 и

1 на коммутаторах 9 и 12 — У 2 и х; 2 (1 соответственно. Причем с выходов коммутаторов 8-12 ин-: ми группами. Элементы 13-16 задержки осуществляют задержку на один такт старшего (n.-ro) разряда группы

В третьей. группе — потенциал управления коммутаторами 18 и 20 кодов и сумматорами-вычитателями 23 и 26

УП 3 = „, в алгоритме (1)

О, в алгоритме (2).

Перечисленные функции блока управления выполнены на стандартных элементах цифровой техники (распределитель импульсов, счетчик, логические схемы). Порядок выработки сигналов записи начальных данных определяется временной диаграммой обмена информацией между BY и внешними устройствами. Логическая схема

55

Работу коммутаторов кодов покажем на примере потетрадной обработке информации (обработки последовательным кодом в системе счисления с основанием 2 ). Пусть первый— четвертый нумерация разрядов тетрады выходного кода коммутатора, начиная с младшего. Первый, третий разряды (выходы) коммутатора в коммутаторе кодов коммутируются на позиции второго — четвертого разрядов, а выход четвертого разряда коммутатора через элемент задержки— выходного кода соответствующего ком45 мутатора

1136147

25 на.позицию первого разряда. Таким образом осуществляется сдвиг числа, представленного последовательным кодом в системе счисления 2, на

4 один двоичный разряд влево.. В результате выходные потетрапные, коды чисел ч. 2 " х„" 2, v 2 1 "1 коммутаторов 9-12 преобразуются с помощью элементов 15, 13, 16 и 14 задержки 10 и коммутаторов 19 17, 20 и 18 кодов д. ; г- x, 21 Х„. г-2 и ; 2 соответственно.

При вычислении по алгоритму (1) выходы элементов 15 и 16 задержки 15 отключаются, сдвиг кодов в коммутаторах 19 и 20 не производится и информация с выходов коммутаторов 11 и 12 (1 2 (Zl+ > и х; 2 (2t+11 ) передается без изменения через коммутаторы 19 и 20 на входы сумматоров-вычислителей 24 и 26. При вычислении по алгоритму (2) входы сумматоров-вычитателей 21 и 27, связанные с коммутаторами 17 и 18 кодов, отключаются и информация, поступающая на вторые входы указанных сумматоров-вычитателей, передается на их выходы без изменения.

В -й итерации вычисления по ал- ЗО горитму (1) производятся следующим образом.

На сумматоре-вычитателе 24 вычитается разность 5 = ;" ;+1 ° н ; Ч; 2 (, на сумматоре-вычитателе 25 — сумма 5, = 5„„+ ljl+, 2 (;qgl 35 и на сумматоре-вычитателе 21 — значение координаты z; »= Sg„+

+ („ х; 2 ", записываемое н блок 2 регистров. На сумматоре-вычитателе

26 вычисляется разность 9<> = — х„- „+ х; 2<21+<1, на сумматоре-вычитателе 22 — разность 5

5 — 2 " "1 и на сумма1Х т 1+1 торе-вычитателе 27 — значение .коор45 динаты х » = 5 „- 1„ „. 2, за" писываемое в блок 3 регистров. На вторые входы сумматоров-вычитателей

23 и 28 и на объединенные входы сумматора 31 и вычитателя 29 поступают угловые постоянные о(;+, < <+z о(;,З соответственно. В результате на сумматоре-вычитателе 28 получается очередное приближение угла 8„-+p

1+1 \+1 1t 4 fj» j» 55 записываемое в блок 4 регистров, а на сумматоре 3 1 и вычитателе 29 соответственно (3;+4 = 8 j+g + о 1 и

12

3 1 .= Е i+g - ;, знаки которых выдаются в блок управления для Аормирования признака направления вращения ;+

По алгоритму (2) вычисления в

i-й итерации выполняются следующим образом.

На сумматоре 30 производится сложение координаты Z; с величиной

Z; 2 1, Аормируемой на коммутаторе 8. Очередное приближение координаты Zi „ = Z + Z 2 записывается в блок 1 регистров. На сумматоре-вычитателе 24 вычисляется разность ; — v - 2 и на сумматоре-вычитателе 25 — значение координаты ;+ = У; — J; 2 +

-21

+ (- х„. - 2 < + 1, записываемое через сумматор-вычитатель 2 t в блок

2 регистров. На сумматоре-вычитателе 26 вычисляется разность

2 и на сумматоре-вычитателе

22 — значение координаты х;,„

= x 2 — (; ъ; 2< l записываемое через сумматор-вычитатель 27 в блок 3 регистров. Очередное приближение угла 8; „ = О; + „с ; вычисляется на сумматоре-вычитателе

23 и через сумматор-вычитатель 28 записывается в блок 4 регистров. На вторые входы сумматора-вычитателя

28, сумматора 31 и вычитателя 29, являющиеся входами устройства, информация при вычислении по алгоритму (2) не поступает.

Эффективность изобретения заключается в повышении его быстродейстМ+ 1 вия в . раз, где и — разрядМ/h + 1 ность кодов, а единица учитывает дополнительный такт. Причем с ростом затраты оборудования на единицу быстродействия снижаются, так как при этом в и раз увеличивается лишь разрядность сумматоров и межблочных цепей коммутации данных, а общая разрядность регнстров, внешних цепеи коммутации данных и сложность схемы управления не увеличивается.

Проведенные проработки принципиальных схем при К = 24 дают следующие приближенные количественные оценки, При переходе к одновременной обработке двух разрядов при n = 2 быстродействие увеличивается в 1,9 раза,прип. = 3 в 2,8 раза,при =4 в 3,6 раза, а обьем оборудования устройства— соотсетственно в 1,5;1,6 и 1,7 раза

1136147

ФМ8.2 I 336147

Ф ° °

Ф ° °

8аиаУс

Ьва9

abbey <

&Ока 13

Тм еа 710 go сное г. Уигород,уд. Проектрицр