Устройство для вывода информации

 

УСТРОЙСТВО ДЛЯ ВЫВОДА ИНФОРМАЦИИ , содержащее компаратор, задатчик адреса, первый элемент И, первый инвертор и регистр, входы первой группы которого являются информационными входами первой группы устройства , вход первого инвертора является первым управляющим входом устройства, выход подключен к первому входу первого элемента И, выход которого соединен со стробирующим входом регистра , выход задатчика адреса соединен с первым входом компаратора, о т л ичающееся тем, что, с целью повьшения пропускной способности устройства , в него введены второй и третий инверторы, элемент ИЛИ, второй элемент И, элемент И-НЕ и триггер , первый вход BTopoio элемента И является вторым управляющим входом устройства, второй вход второго эле мента И соединен с выходом компаратора , второй вход которого является адресным входом устройства, входы второй группы регистра являются информационными входами второй группы устройства, выходы первого и второго элементов И соединены с соответствующими входами элемента ИЛИ, выход которого подключен к синхровходу триггера , вход данных которого соединен с его инвертирующим выходом, неинвертирующий выход триггера подключен к второму входу первого элемента И и через второй инвертор - к первому входу элемента И-НЕ, второй вход которого соединен с выходом третьего инвертора, а выход является выходом 00 устройства, вход третьего инвертора О является первым управляющим входом со устройства.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТ И4ЕСНИХ

РЕСПУБЛИН

А (51)4 G 06 F 13 00

ОПИСАНИЕ ИЗОБРЕТ

H ABTOPCHOMV СВИДЕТЕЛЬСТВУ ройства, в него введены второй и третий инверторы, элемент ИЛИ, второй элемент И, элемент И-НЕ и триггер, первый вход второ.о элемента И является вторым управляющим входом устройства, второй вход второго элемента И соединен с выходом компаратора, второй вход которого является адресным входом устройства, входы второй группы регистра являются информационными входами второй группы устройства, выходы первого и второго элементов И соединены с соответствующими входами элемента ИЛИ, выход которого подключен к синхровходу триггера, вход данных которого соединен с его инвертирующим выходом, неинвертирующий выход триггера подключен к второму входу первого элемента И и через второй инвертор — к первому входу элемента И-НЕ, второй вход которого соединен с выходом третьего инвертора, а выход является выходом устройства, вход третьего инвертора является первым управляющим входом устройства.

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3727703/24-24 (22) 13.04.84 (46) 23.09.85. Бюл, У- 35 (72) lO.M.Åâäîëþê и 10.А.Чесноков (71) Всесоюзный научно-исследовательский институт электромеханики (53) 681.327.21(088.8) (56) Патент ФРГ Р 2756890, кл. С 06 F 13/00, опублик. 1983.

Патент СНА N - 414456?, кл. С 06 F 13/00, опублик. 1979. (54) (57) УСТРОЙСТВО ДЛЯ ВЬ1ВОДА ИНФОРМАЦИИ, содержащее компаратор, задатчик адреса, первый элемент И, первый инвертор и регистр, входы первой, группы которого являются информационными входами первой группы устройства, вход первого инвертора является первым управляющим входом устройства, выход подключен к первому входу первого элемента И, выход которого соединен со стробирующим входом регистра, выход задатчика адреса соединен с первым входом компаратора, о т л и ч а ю щ е е с я тем, что, с целью повыщения пропускной способности устSU„„11 0907

1 11809

Изобретение относится к цифровой вычислительной технике и может быть использовано в микропроцессорных системах управления и обработки данных, 5

Цель изобретения — увеличение пропускной способности устройства. ,На фиг. 1 представлена блок-схема устройства; на фиг. 2 — фрагмент внутренней структуры микропроцессора; на фиг. 3 — временная диаграмма работы микропроцессора при выполнении команды запоминания содержимого аккумулятора.

Устройство содержит компаратор 1, задатчик 2 адреса, регистр 3, триггер 4, элементы И 5 и 6, элемент

ИЛИ 7, первый и второй инверторы 8 и 9, резистор 10, периферийный блок 11, элемент И-HE 12, третий ин- 20 вертор 13, микропроцессор 14, память 15 программ и данных, аккумулятор tá, регистры В и С 17 и l8, буферы данных 19 и адреса 20.

На фиг. 3 обозначены сигналы на 25 адресной шине А 15-0 и шине данных

D 7-0 микропроцессора.

Устройство работает следующим образом.

При инициировании работы микро- Зо процессора 14 триггер 4 и регистр 3 сбрасываются сигналом начальной установки (на фиг. 1 не показан)., При этом сигнал логического нуля с прямого выхода триггера 4 поступает на вход элемента И 6 и запрещает прохождение через элемент И 6 на вход записи регистра 3 и вход элемента ИЛИ 7 импульсного сигнала с выхода BD MH onpoUeooo a 14. НВо 4р данных в регистр 3 запрещен, а изме,нение состояния триггера 4 возможно только при прохождении импульсного сигнала с выхода IIN микропроцессора 14 через элементы И 5 и ИЛИ 7 на счетный вход триггера 4. Сигнал логического нуля с прямого выхода триггера 4 поступает также на вход инвертора 9, с выхода которого сигнал логической единицы подается на вход 5р элемента И-НЕ 12 и разрешает прохождение импульсного сигнала с выхода

BD микропроцессора 14 через инвертор 13 и элемент И-НЕ 12 на вход BD памяти 15 программ и данных. Обмен 55 данными между памятью 15 программ и данных и микропроцессором 14 разрешен.

07

При обрашении микропроцессора 14 по любому адресу, отличному от адреса периферийного блока 11, на выходе компаратора 1 вырабатывается сигнал логического нуля, поступающий на вход элемента И 5 и запрещающий прохождение через элемент И 5 на вход элемента ИЛИ 7 импульсного сигнала с выхода ПМ микропроцессора 1.4.

В результате импульсный сигнал с выхода ЛМ микропроцессора 14 на счетный вход триггера 4 не поступает.

Состояние триггера 4 не изменяется, а ввод данных в регистр 3 по-прежне1 му запрещен.

При необходимости вывода данных в периферийный блок 11 микропроцессор 14 переходит на подпрограмму обслуживания этого периферийного блока. По командам этой подпрограммы из памяти 15 программ и данных считываются три слова данных, которые поступают через шину данных в микропроцессор 14, где временно запоминаются в его внутренних регистрах. При этом два слова данных загружаются в регистр В.17 и регистр С 18 микропроцессора 14, а третье слово данных загружается в его аккумулятор А 16.

Затем микропроцессор 14 переходит к выполнению команды запоминания содержимого аккумулятора А 16. Временная диаграмма работы микропроцессора 14 при выполнении этой команды представлена на фиг. 3.

В цикле выборки команды запоминания содержимого аккумулятора А 16 микропроцессор 14 выполняет операцию приема данных и выдает адрес этой команды на шину адреса. Затем микропроцессор 14 вырабатывает импульсный сигнал, поступающий с выхода IIM микропроцессора 14 на вход элемента И 5.

При поступлении адреса команды запоминания содержимого аккумулятора А 16 на шину адреса, на выходе компаратора 1 вырабатывается сигнал логической единицы, поступающий с его выхода на вход элемента И 5. Этот сигнал разрешает прохождение через элемент И 5 импульсного сигнала с выхода ПМ микропроцессора 14. Импульсный сигнал с выхода ПМ микропроцессора 14 поступает на вход ПМ памяти 15 программ и данных и одновременно с этим через элементы И 5 и ИЛИ 7 на счетный вход триггера 4. Под воздействием импульсного сигнала код команды заноминания

1180907 содержимого аккумулятора А 16 поступает из ячейки памяти 15 программ и данных через шину данных в микропроцессор 14. По спадающему фронту импульсного сигнала триггер 4 изменяет свое состояние. При этом сигнал логической единицы с прямого выхода триггера 4 подается на вход элемента И 6 и вход инвертора 9, с выхода которого сигнал логического нуля поступает на 10 вход элемента И-НЕ 12. Сигнал логического нуля с инверсного выхода триггера 4 поступает на его информационный вход. Триггер 4 подготовлен к изменению своего состояния при по- 15 ступлении на счетный вход триггера 4 импульсного сигнала с выхода BD микропроцессора 14. На этом цикл выборки команды запоминания содержимого аккумулятора А 16 заканчивается и микро-20 процессор 14 переходит к исполнительному циклу этой команды.

В исполнительном цикле команды запоминания содержимого аккумулятора А 16 микропроцессор 14 выполняет 25 операцию выдачи данных. При этом содержимое регистра В 17 и содержимое регистра С 18 микропроцессора 14 выдается на его шину адреса, а содержимое аккумулятора А 16 микропроцессора 14 поступает Hà его шину данных.

Затем микропроцессор 14 вырабатывает импульсный сигнал, поступающий с выхода BD микропроцессора 14 на вход инвертора 13, с выхода котоРого проинвертированный импульсный сигнал подается на вход элемента И-НЕ 12.

Поскольку на другой вход элемента И-НЕ 12 подан сигнал логического нуля с выхода инвертора 9, импульсный40 сигнал с выхода инвертора 13 через элементы И-НЕ 12 не проходит. Таким образом, прохождение импульсного сигнала с выхода BD микропроцессора 14 на вход BD памяти 15 программ и данных блокировано, а запись данных в память 15 программ и данных запрещена. Одновременно с этим импульсный сигнал с выхода BD микропроцессора 14 поступает на вход инвертора 8, с вы- . хода которого проинвертированный импульсный сигнал подается на вход элемента И 6. Поскольку с прямого выхода триггера 4 на другой вход элемента И 6 подан сигнал логической единицы, импульсный сигнал с выхода инвертора 8 поступает через элемент И 6 на вход записи регистра 3 и одновременно с этим через элементы И 6 и ИЛИ 7 на счетный вход триггера 4. IIo нарастающему фронту импульсного сигнала данные с шины адреса и шины данных микропроцессора 14 вводятся в регистр 3 и одновременно с этим сбрасывается триггер 4. Сигнал логического нуля с прямого выхода триггера 4 поступает на вход инвертора 9, с выхода которого сигнал логической единицы подается на вход элемента И-НЕ 12 и разрешает прохождение через элемент И-НЕ 12 на вход BD памяти 15 программ и данных импульсных сигналов с выхода BD микропроцессора 14 при последующих обращениях микропроцессора 14 к памяти 15 программ и данных, Память 15 программ и данных по входу BD разблокирована, а устройство снова готово к выводу данных из микропроцессора 14.

В предлагаемом устройстве разрядность данных, выводимых из микропроцессора в периферийный блок за один машинный цикл, равна суммарной разрядности шины данных и шины адреса микропроцессора и не зависит от числа подключенных к микропроцессору периферийных блоков. Этим обеспечивается увеличение скорости вывода данных из микропроцессора, т.е. пропускная способность устройства.

1180907

Фиг1

Фиг.2

1180907

M аыаарки иа

"1т-а

7-0

Орешек

Выдача

Составитель И.Алексеев

Редактор Е.Лушникова Техред С.Мигунова Корректор. B. Гирняк

Заказ 5927/48 Тираж 709 Подпис но е

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г.Ужгород, ул.Проектная, 4