Аналого-цифровой преобразователь

 

1. АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ , содержащий блок выборки и запоминания, первый вход которого соединен с входной шиной, а выход подключен к первому входу формирователя разностного сигнала и первому входу первого цифрового амплитудного , анализатора, вторые входы которого соединены с соответствующими выходами первого блока опорных напряжений , а выходы через последовательно соединенные первый шифратор и блок памяти подключены к соответ.ствующим входам первого цифроаналогового преобразователя, выход которого соединен с вторым входом формирователя разностного сигнала, выход которого соединен с первым входом второго цифрового амплитудного айапизатора, вторые входы которого подключены к соответствующим выходам второго блока опорных напряжений, а выходы - к соответствующим входам второго шифратора, и блок управления, вход которого соединен с шиной управления , первый выход - с входом синхронизации блока памяти а второй выход - с вторым входом блока выборки и запоминания, отличающ и и с я тем, что, с целью повьш1е- НИН точности преобразования, в него введены второй и третий цифроаналоговые преобразователи, элемент ИСКЛЮЧА1аЦЕЕ ИЛИ, элемент 1ШИ-НЕ, управляемый генератор импульсов, счетчик импульсов, кодирующий блок и регистр памяти, при этом третий выход блока,, управления соединен с первым входом счетчика импульсов и с первым входом элемента tUTH-HE, а четветрый выход с входом синхронизации регистра памяти , выходы которого являются выходными шинами, входы младших разрядов соединены с соответствующими выходами второго шифратора, входы старших разрядов - с соответствую (Л щими выходами блока памяти, а входы старших разрядов объединены с соответствующими входами второго цифроаналогового преобразователя и подключены к соответствующим выходам кодирующего блока, входы которого обьединены с соответствующими входами третьего цифроаналогового преобразователя и подключены к соответствующим выходам счетчика импульсов , второй вход которого соединен с выходом управляемого генератора 4 4: импульсов, вход которого подключен к выходу элемента ИЛИ-НЕ, второй вход которого соединен с выходом элемента ИСЮПОЧАЩЕЕ 1ШИ, первый и второй входы которого соответственно подключены к выходам младших разрядов первого шифратора и блока памяти, причем выходы второго и третьего цифроаналоговых преобразователей соответственно соединены с входами второго и первого блоков опорных напряжений.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИК (1З) (11) (1)4 H 03 М 1/34

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССР

ПР ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ (21) 3705540/24-24 (22) 27.12.83 (46) 23.09.85. Бюл. № 35 (72) Л.П.Петренко и А.Б.Чиликин (53) 681.325(088.8) (56) Шило В.Л. Линейные интегральные схемы в радиоэлектронной аппаратуре. — M.: 1977, с. 348, рис. 8,29.

Авторское свидетельство СССР

¹ 1039025, кл. Н 03 К 13/026, 1983. (54)(57) 1. АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ, содержащий блок выборки и запоминания, первый вход которого соединен с входной шиной, а выход подключен к первому входу формирова- теля разностного сигнала и первому входу первого цифрового амплитудного. анализатора, вторые входы которого соединены с соответствующими выходами первого блока опорных напряжений, а выходы через последовательно соединенные первый шифратор и блок памяти подключены к соответ.— ствующим входам первого цифроаналогового преобразователя, выход которого соединен с вторым входом формирователя разностного сигнала, выход которого соединен с первым входом второго цифрового амплитудного анализатора, вторые входы которого подключены к соответствующим выходам второго блока опорных напряжений, а выходы — к соответствующим входам второго шифратора, и блок управления, вход которого соединен с шиной управления> первый выход — с входом синхронизации блока памяти э а второй выход — с вторым входом блока выборки и запоминания, о т л и ч а юшийся тем, что, с целью повьппения точности преобразования, в него введены второй и третий цифроаналоговые преобразователи, элемент ИСКЛЮЧАК3ЦЕЕ ИЛИ, элемент ИЛИ-НЕ, управляемый генератор импульсов, счетчик импульсов, кодирующий блок и регистр памяти, при этом третий выход блока. управления соединен с первым входом счетчика импульсов и с первым входом элемента ШИ-НЕ, а четветрый выходс входом синхронизации регистра памяти, выходы которого являются выходными шинами, входы младпп(х разрядов соединены с соответствующими выходами второго шифратора, входы старших разрядов — с соответствуюп(ими выходами блока памяти, а входы старших разрядов объединены с соответствующими входами второго цифроаналогового преобразователя и подключены к соответствующим выходам кодирующего блока, входы которого объединены с соответствующими входами третьего цифроаналогового преобразователя и подключены к соответствующим выходам счетчика импульсов, второй вход которого соединен с выходом управляемого генератора импульсов, вход которого подключен к выходу элемента ИЛИ-НЕ, вт ipoA вход которого соединен с выходом элемента ИСКЗПОЧАЮЩЕЕ ИЛИ, первый и второй входы которого соответственно подключены к выходам младших разрядов первого шифратора и блока памяти, причем выходы второго и третьего цифроаналоговых преобразователей соответственно соединены с входами второго и первого блоков опорных напряжений.

11

2. Аналого-цифровой преобразователь по п.1, о т л и ч а ю щ и й— с я тем, что блок управления выполнен на шести одновибраторах, вхсды первого третьего, четвертого и пятого иэ которых объединены и являются входом блока управления, а выходы второго, третьего, четвертого и шестого одновибраторов являются соответственно первым, вторым, третьим и четвертым выходами блока управления, причем выходы первого и пятого одновибраторов соединены соот81144 ветственно с входами второго и шестого одновибраторов.

3. Аналого-цифровой преобразователь по п.1, о т л и ч а ю щ и й— с я тем, что кодирующий блок выполнен на сумматоре и резисторе, вход которого подключен к шине логической единицы, а выход — к первым входам сумматора, вторые входы котороro являются входами кодирующего блока, вход переноса соединен с общей шиной, а выходы являются выходами кодирующего блока.

Изобретение относится к вычислительной и измерительной технике и может быть использовано для преобразования аналоговых сигналов в цифровой код в аппаратуре автоматическо- 5

ro контроля и управления, например, в составе устройств ввода аналоговых сигналов-в ЭВИ.

Цель изобретения — повышение точности преобразования. 10

На фиг.1 изображена структурная электрическая схема аналого-цифрового преобразователя (АЦП); на фиг.2временные диаграммы входного напряжения П „, пороговых напряжений U, 15 и напряжений компенсации U,,U „ и

К1» управляющих импульсов U, урi» П прз» П п » Пг» на фиг ° 3 схема блока опорных напряжений, на фиг.4 — то же, блока управления, 20 на фиг.5 — то же управляемого генератора, на фиг.б — то же, кодирующего блока.

АЦП (фиг.1) содержит блок 1 вы- борки и запоминания, входную шину

2, формирователь 3 разностного сигнала, первый 4 и второй 5 цифровые амплитудные анализаторы, первый 6 и второй 7 блоки опорных напряжений, первый 8 и второй 9 шифраторы, блок

10 памяти, первый 11, второй 12 и третий 13 цифроаналоговые преобразователи (ЦАП), блок 14 управления, шину 15 управления, элементы ИСКЛЮЧАНХЦЕЕ ИЛИ 16 и ИЛИ-НЕ 17, управляе35 мый генератор 18 импульсов, счетчик

19 импульсов, кодирующий блок 20, регистр 21 памяти и выходные шины 22.

Вход блока 1 выборки и запоминания соединен с входной шиной 2, а выход подключен к первому входу формирователя 3 разностного сигнала и к входу первого цифрового амплитудного анализатора 4, опорные входы которого соединены с соответствующими выходами первого блока 6 опорных напряжений, а выходы через последовательно соединенные первый шифратор 8 и блок 10 памяти подключены к соответствующим входам первого ЦАП 11, выход которого соединен с вторым входом формирователя 3 разностного сигнала, выход которого соединен с входом второго цифрового амплитудного анализатора 5, опорные входы которого подключены к соответствующим выходам второго блока 7 опорных напряжений, а выходы — к соответствующим входам второго шифратора 9. Вход блока 14 управления соединен с шиной

15 управления, а первый выход подключен к входу синхронизации блока 10 памяти. Второй выход блока 14 управления соединен с управляющим входом блока 1 выборки и запоминания, третий выход — с первым входом счетчика 19 и с первым входом элемента ИЛИ-НЕ 17, выход которого соединен с входом управпяемого генера тора 18 импульсов, к выходу которого подключен второй вход счетчика

19, а четвертый выход блока 14

1181

35

Формирователь разностного сигнала 3 представляет собой дифференциальный усилитель с коэффициентом передачи равным шестнадцати и временем установления не более 500 нс (реализован на микросхеме 154УДЗ). . Первый 6 и второй 7 блоки опорных напряжений отличаются только номиналами резисторов и величиной тока протекающего через делитель и т выполнены по одинаковой схеме (фиг.3). Каждый из блоков содержит источник 23 тока, резистивный делитель на резисторах 24-27, вход

28 и выход 29 °

Блок 14 управления содержит шесть одновибраторов 30-35, вход 36, пер45

55 управления соединен с входом синхронизации регистра 21 памяти.

Информационные входы младших разрядов регистра 21 соединены с выходами второго шифратора 9, выход старших разрядов — с выходами блока

10 памяти, а выходы средних разрядов подключены параллельно к входам второго ЦАП 12, выход которого соединен с входом второго блока 7 10 опорных напряжений и к выходам кодирующего блока 20, входы которого параллельно подключены к выходам счетчика 19 и к входам третьего

ЦАП 13, выход которого соединен с входом первого блока 6 опорных напряжений. Первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 16 соединены соответственно с выходамимладших раз-, рядов первого шифратора 8 и блока 10 па.— 2, мяти,а выход подключен к второму входу элемента ИЛИ-НЕ 17.Выходной код снимается с выходов регистра 21 памяти, подключенных к выходным шинам 22.

В двенадцатиразрядном варианте

АЦП первый ЦАП 11 выполнен на интегральной микросхеме К1108ПА1А, представляющей собой 12-разрядный ЦАП с временем установления выходного сигнала 400 нс. В настоящем варианте АЦП задействованы входы только четырех старших разрядов микросхемы.

Второй 12 и третий 13 ЦАП реализованы на микросхемах K1118IIA1, представляющих собой 8-разрядный ItAII c временем задержки распространения

6 нс, Во втором ЦАП 12 задействованы четыре старших разряда микросхемы К1118ПА1 а в третьем ЦАП 13—

40 четыре младших разряда.

144 4 вый 38, второй 39, третий 40 и четвертый 41 выходы.

Управляемый генератор 18 импульсов (фиг.5) содержит три двухвходовых элемента И-НЕ 42-44, резистор

45, конденсатор 46, вход 47 и выход 48.

Кодирующий блок 20 (фиг.6) содержит сумматор 49, вход переноса которого соединен с заявленной (нулевой) шино" 50, а на четыре входа поданы уровень логической единицы от шины источника 51 питания через резистор 52, а также входную 53 и выходную 54 шины.

АЦП работает следующим образом.

В момент времени с на шину 15 управления поступает положительный импульс Н„„с„(фиг.2в), запускающий блок 14 управления, на выходах которого формируются управляющие им ы 1 р "1прг 11урэ ° 11 пр4 ° УпРавляющий импульс U5„P Hà время

5 Рz 2 переводит блок 1 выборки и запомйнання в режим выборки. Одновременно на третьем выходе блока 14 управления формируется положительный (уровень логической единицы) импульс

U „<>„ устанавливающий счетчик 19 в нулевое состояние. Импульс U ä поступает также на первый вход эле пр з мента ИЛИ-НЕ 17, на выходе которого устанавливается уровень логического нуля, запрещающий работу генератора

18 импульсов, на выходе которого поддерживается высокий уровень .логической единицы. Цифровой код 0000 с выхода счетчика 19 поступает на вход третьего ЦАП 13, в результате чего на выходе последнего формируется втекающий в ЦАП ток I компенсации, равный сумме токов четырех младших разрядов ЦАП 13

I„, -8I,+4Т,+2I,+Т,, где I — ток младшего разряда ЦАП 1.3.

Ток Ip генератора 23 тока в первом блоке 6 опорных напряжений (фиг.3) устанавливается так, что вы» полняется условие Т =Z . .Таким обKi О разом, напряжение компенсации (фиг.2,а), снимаемое с резистора 27 блока 6 опорных напряжений, равно ик1 =(?О Х ) К2?=0

B момент времени t блок 14 управления переводит блок 1 выборки и запоминания в режим хранения. Зафиксированное значение напряжения Па поступает на вход цифрового ампли1181144 б

+0001

1111

10000 т.е. код 0001 преобразуется в код

0000, так как выход переноса при этом не используется. Сформированный код преобразуется вторым ЦАП 12 в ток I„ компенсации, втекающий в

ЦАП, при этом он равен сумме токов тудного анализатора 4, преобразуя

его в унитарный двоичный код, который в свою очередь преобразуется шифратором 8 в позиционный двоичный код. 5

После завершения переходных процессов в момент времени t> по переднему фронту импульса управления

P „ ïðoèñõoäèò запись кода с выхоП ) да первого шифратора 8 в блок 10 памяти, На первый и второй входы элемента ИСКЛЮЧА10ЩЕЕ ИЛИ 16 поступают одинаковые логические уровни и на его выходе устанавливается логический "0". 5

Цифровой код с блока 10 памяти поступает на вход ЦАП 11, который преобразует ход в ток. Таким образом, на входе формирователя 3 разностного сигнала, с учетом выходно- 20

ro напряжения блока 1 выборки и запоминания действует сигнал 3 (в шестнадцать раз) °

В момент t заканчивается действие импульса U », на выходе эле- 25 мента ИЛИ-НЕ 17 устанавливается уровень логической единицы, разрешающий работу управляемого генератора 18 импульсов. Импульсы Б, с выхода генератора 18 подсчитываются счетчиком 19 и ток I компенсации, втекающий в ЦАП 13; начинает уменьшаться. В результате напряжения компенсации U„> †(Т() Хк1) Rzz начи нает увеличиваться скачками h<<в моменты времени t>-t> (фиг.2а).35

Кодирующий блок 20 преобразует четырехразрядный код счетчика 19, в код, меньший на единицу младшего разряда, т.е. код 0001, преобразу- 40 ется в код 0000 и т.д. В рассматриваемом примере 12 и разрядного АЦП кодирующий блок 20 реализован на

4-х разрядном сумматоре, осуществляющем суммирование кода счетчика 19 4 с кодом 1111. В результате код 0001 преобразуется следующим образом четырех старших разрядов второго

ЦАП 12

I„p8Iz+4?2+212+12, где Iz — ток четвертого разряда ЦАП

12 т = 16т„.

Ток Хо через резистивный делитель второго блока 7 опорных напряжений устанавливается так, что

Х =-I„z Ko 0000. Т КНМ о6раC зом, коду 0000 соответствует напряжение компенсации U =О. Дальнейшее.изменение напряжения U npou ходит скачкообразно с нагом h„ в моменты времени .и 1 (фиг.26).

В момент времени t 8 сумма порогового напряжения U соответствующего порогу старшего сработавшего компаратора в цифровом амплитудном анализаторе 4, и напряжения компенсации UK1превышает входное напряжение U>>, в результате чего состо— яние компаратора изменяется на противоположное. Соответственно изменяется значение младшего разряда на выходе первого шифратора 8 и на выходе логического элемента HCKJIIOЧА10ЩЕЕ ИЛИ 16 появляется логическая единица, а на выходе элемента ИЛИ-НЕ

1логический ноль. Управляемый генератор 18 импульсов прекращает генерацию импульсов и устанавливается соответственно в "1 .

Шкала Н пороговых напряжений второго цифрового амплитудного анализатора 5, которая имеет шаг квантования h, смесителя относительно нулевого уровня Uo на величину U в результате чего действующее на входе цифрового амплитудного ана1 лизатора 5 напряжение 08„ =-аБщ 16 попадает в зону его квантования.

К моменту времени заканчиваются переходные процессы в формирователе разностного сигнала 3 (500 нс), в цифровом амплитудном.. анализаторе 5, шифраторе 9 и по переднему фронту управляющего импульса U „происходит запись в регистр

21 памяти четырехраэрядных кодов с выходов блока 10 памяти (старшие разряды), кодирующего блока 20 (средние разряды) и второго шифратора 9 (младшие разряды) .

В качестве примера рассмотрим кодирование 12-разрядным АЦП, имеющим шаг квантования 1мВ и полную шкалу квантования 4.096 В, входного напряжения U>>=291 мВ.Первый блок 6

7 .1 опорных напряжений делит всю шкалу A/II на шестнадцать зон по 256 мВ. Таким образом, при кодировании

U „=291 МВ в блок 10 памяти в момент времени заносится код 0001. На вход формирователя разностного сигнала 3 поступает дН „=291-256=35 мВ. Величина шага компенсации h 1 задается током I и величиной резистора 27 и составляет 16 мВ. Шаг компенсации h<<=16 и h<< =256 мВ, так как

2=161, Сумма нап яжений Un+Uк„пре вышает Uz>=291 мВ в момент времени когда U>+U„,равно 256 + 6.2 =

= 304 мВ, что соответствует коду! 81144 8

0011 счетчика 19. На выходе кодирующего блока 20 образуется код 0010.

Напряжение компенсации Н„ равно

256.2=512 мВ. На входе цифрового амплитудного анализатора 5 действует

1 а U „= ьН „16 = 560 МВ. Разность

b U „ -U = 48 мВ соответствует трем градациям шкалы квантования цифрового амплитудного анализатора 5, имею1р щего шаг квантования hz =16 мВ, в результате чего на выходе второго шифратора 9 образуется код 0011, а на выходе регистра 21 памяти зафиксирован код 0001 0010 0011, что соответствует двоичномукоду числа 291.

1181144

1! 81144

Составитель В.Войтов

Редактор М.Бланар Техред .A.Бабинец Корректор Л.Пилипенко

Заказ 5949/60 Тираж 871 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Э

Филиал ИЛП "Патент", г. Ужгород, ул. Проектная, 4